掩膜版版图以及形成半导体结构的方法与流程

本发明涉及半导体制造技术领域，特别涉及一种掩膜版版图以及形成半导体结构的方法。

背景技术：

金属互连结构是半导体器件中不可或缺的结构，用于实现有源区与有源区之间的互连、晶体管和晶体管之间的互连、或者不同层金属线之间的互连，完成信号的传输和控制。因此，在半导体制造过程中，金属互连结构的形成对半导体器件的性能以及半导体制造成本有着很大的影响。为了增加器件的密度，在集成电路中的半导体器件的尺寸已经被不断减小，为了实现各个半导体器件的电连接，通常需要多层互连结构。

一般的，在半导体器件制造过程的后端互连工艺中，第一层金属层(M1)需要与下层的有源器件结构(包含源漏区域和栅极结构区域)之间形成电学连接。因此，在形成第一层金属层之前，通常需要预先形成半导体器件的局部互连结构(Local Interconnect)。所述局部互连结构包含：与下层的源漏区域电连接的第零层金属层(M0)、以及与栅极结构区域之间电连接的第零层栅金属层(M0G)。

然而，现有技术中具有局部互连结构的半导体结构的制造工艺复杂，且形成的半导体结构的性能有待进一步提高。

技术实现要素：

本发明解决的问题是提供一种掩膜版版图以及形成半导体结构的方法，增加工艺灵活性，改善形成的半导体结构的电学性能。

为解决上述问题，本发明提供一种掩膜版版图，包括：第一层掩膜版版图，所述第一层掩膜版版图内具有若干平行排列的第一图形，相邻第一图形之间的区域用于定义栅极结构两侧的源漏区以及位于相邻源漏区之间的隔离区，所述第一图形投影于基底表面的图形为第一投影图形，所述第一投影图 形横跨基底中的若干有源区；第二层掩膜版版图，所述第二层掩膜版版图内具有若干平行排列的第二图形，相邻第二图形之间的区域用于定义若干有源区，所述第二图形用于定义位于相邻有源区之间的隔离区，所述第二图形投影于基底表面的图形为第二投影图形，所述第二投影图形横跨若干有源区，所述第二投影图形与至少一个第一投影图形相邻，且所述第一投影图形与相邻第二投影图形之间的区域用于定义横跨若干源漏区表面的源漏金属层；第三层掩膜版版图，所述第三层掩膜版版图内具有若干第三图形，所述第三图形投影于基底表面的图形为第三投影图形，所述第三投影图形位于源漏金属层上方，所述第三图形用于定义与源漏金属层电连接的第零层金属层。

可选的，所述基底具有包括若干有源区的互连区，所述第一投影图形横跨互连区内的若干有源区；所述第二投影图形横跨互连区内的若干有源区；且所述第三投影图形位于部分互连区上方。

本发明还提供一种形成半导体结构的方法，包括：提供包括若干有源区和将相邻有源区隔开的隔离区的基底，所述基底表面形成有栅极结构，所述栅极结构两侧的有源区基底内形成有源漏区，所述基底表面以及栅极结构表面形成有层间介质层；依次在所述栅极结构表面以及层间介质层表面形成第一掩膜层、在所述第一掩膜层表面形成第二掩膜层，且第二掩膜层与第一掩膜层的材料不同；在所述第二掩膜层表面形成第一光刻胶膜；将第一层掩膜版版图中的第一图形传递至第一光刻胶膜内，形成若干平行排列的第一光刻胶层，相邻第一光刻胶层之间具有横跨若干有源区的第一开口，所述第一开口的图形贯穿所述源漏区和位于相邻源漏区之间的隔离区；以所述第一光刻胶层为掩膜，刻蚀所述第二掩膜层直至暴露出第一掩膜层顶部表面；在刻蚀后第二掩膜层表面以及暴露出的第一掩膜层表面形成第二光刻胶膜；将第二层掩膜版版图中的第二图形传递至第二光刻胶膜内，在暴露出的第一掩膜层部分表面形成若干平行排列的第二光刻胶层，所述第二光刻胶层位于相邻源漏区之间的隔离区正上方，且所述第二光刻胶层横跨若干有源区；以所述第二光刻胶层为掩膜，刻蚀所述第一掩膜层直至暴露出层间介质层表面，在所述第一掩膜层内形成沟槽；以所述第一掩膜层为掩膜，沿所述沟槽底部刻蚀所述层间介质层，形成贯穿所述层间介质层的通孔，所述通孔底部暴露出源 漏区表面，且所述通孔的图形贯穿若干个有源区内的源漏区；形成填充满所述通孔的源漏金属层；去除所述第一掩膜层；在所述栅极结构顶部表面、源漏金属层顶部表面以及层间介质层顶部表面形成第一介质层；在所述第一介质层表面形成第三掩膜层；将第三层掩膜版版图中的第三图形传递至第三掩膜层内，在所述第三掩膜层内形成位于源漏金属层上方的第三开口；以所述第三掩膜层为掩膜，沿第三开口底部刻蚀所述第一介质层，在所述第一介质层内形成暴露出源漏金属层部分表面的第一凹槽；形成填充满所述第一凹槽的第零层金属层。

可选的，所述基底具有包括若干有源区的互连区，所述第一光刻胶层横跨互连区内的有源区，所述第二光刻胶层横跨互连区内的有源区，且所述第三光刻胶层位于部分互连区上方。可选的，所述隔离区内形成有隔离层，所述第二光刻胶层位于部分隔离层正上方。

与现有技术相比，本发明的技术方案具有以下优点：

本发明提供的掩膜版版图的技术方案中，第一层掩膜版版图内具有若干平行排列的第一图形，相邻第一图形之间的区域用于定义栅极结构两侧的源漏区以及位于相邻源漏区之间的隔离区，所述第一图形投影于基底表面的图形为第一投影图形，所述第一投影图形横跨若干有源区；第二层掩膜版版图内具有若干平行排列的第二图形，相邻第二图形之间的区域用于定义若干有源区，第二图形用于定义位于相邻有源区之间的隔离区，第二投影图形横跨若干有源区，第二投影图形与至少一个第一投影图形相邻，且第一投影图形与相邻第二投影图形之间的区域用于定义横跨若干源漏区表面的源漏金属层。本发明中，通过第一层掩膜版版图和第二层掩膜版版图，即能够定义将若干有源区电连接的源漏金属层，且第一层掩膜版版图和第二层掩膜版版图之间无需图形对准，从而避免了图形对准出现的对准误差问题，使得定义的源漏金属层具有较高的位置精确度和形貌精确度，从而使不同有源区之间的电连接性能可靠。

并且，由于第一层掩膜版版图和第二层掩膜版版图相结合定义出了源漏金属层，通过源漏金属层将若干有源区之间电连接，因此，第三层掩膜版版图中对应的第三投影图形位于源漏金属层上方即可，第三投影图形无需横跨 若干源漏区，从而降低对第三层掩膜版版图中的第三图形的位置精确度和形貌精确度的要求，满足半导体小型化微型化的发展趋势，增加了半导体工艺灵活性。

进一步，所述基底具有包括若干有源区的互连区，所述第一投影图形横跨互连区内的若干有源区；所述第二投影图形横跨互连区内的若干有源区；且所述第三投影图形位于部分互连区上方，使得定义的源漏金属层横跨互连区，从而实现互连区内不同有源区之间的电连接。

进一步，所述第一投影图形至少覆盖栅极结构顶部表面，从而防止定义的源漏金属层与栅极结构发生电连接。

本发明还提供一种形成半导体结构的方法的技术方案，依次在栅极结构表面以及层间介质层表面形成第一掩膜层、在第一掩膜层表面形成第二掩膜层，且第二掩膜层与第一掩膜层的材料不同；在第二掩膜层表面形成第一光刻胶膜；将第一层掩膜版版图中的第一图形传递至第一光刻胶膜内，形成若干平行排列的第一光刻胶层，相邻第一光刻胶层之间具有横跨若干有源区的第一开口，所述第一开口的图形贯穿所述源漏区和位于相邻源漏区之间的隔离区；以所述第一光刻胶层为掩膜，刻蚀所述第二掩膜层直至暴露出第一掩膜层顶部表面；在刻蚀后第二掩膜层表面以及暴露出的第一掩膜层表面形成第二光刻胶膜；将第二层掩膜版版图中的第二图形传递至第二光刻胶膜内，在暴露出的第一掩膜层部分表面形成若干平行排列的第二光刻胶层，所述第二光刻胶层位于相邻源漏区之间的隔离区正上方，且所述第二光刻胶层横跨若干有源区；以所述第二光刻胶层为掩膜，刻蚀所述第一掩膜层直至暴露出层间介质层表面，在所述第一掩膜层内形成沟槽；以所述第一掩膜层为掩膜，沿所述沟槽底部刻蚀所述层间介质层，形成贯穿所述层间介质层的通孔，所述通孔底部暴露出源漏区表面，且所述通孔的图形贯穿若干个有源区内的源漏区；形成填充满所述通孔的源漏金属层。本发明中，由于第一光刻胶层和第二光刻胶层无需进行图形对准，从而避免了图形对准造成的误差问题，使得形成的源漏金属层贯穿若干个有源区，使得若干个有源区之间的电连接性能良好。并且，由于源漏金属层已经将若干个有源区电连接，因此后续在第三掩膜层内形成的第三开口无需横跨所述若干个有源区，所述第三开口底部 与源漏金属层表面具有重合部分即可，从而降低了形成第三开口的工艺难度。通过所述第零层金属层以及源漏金属层使若干有源区与其他器件电连接，由于本发明中形成的源漏金属层位置精确度和形貌精确度高，因此本发明形成的半导体结构的电学性能优良。

附图说明

图1为具有局部互连结构的半导体结构局部立体图；

图2至图3为本发明一实施例提供的半导体结构的结构示意图；

图4至图12为本发明一实施例提供的掩膜版版图的结构示意图；

图13至图25为本发明一实施例提供的形成半导体结构过程的结构示意图。

具体实施方式

由背景技术可知，现有技术半导体结构的局部互连结构制造工艺复杂，形成的半导体结构的整体性能有待进一步提高。

参考图1，图1为具有局部互连结构的半导体结构局部立体图，半导体结构包括：衬底(未图示)；位于衬底表面的若干分立的鳍部11；横跨所述鳍部11的栅极结构12，且所述栅极结构12覆盖鳍部11的部分顶部表面和侧壁表面；位于所述栅极结构12两侧的鳍部11内的源漏区(未标示)；覆盖所述栅极结构12表面和源漏区表面的介质层13；与所述源漏区电连接的第零层金属层(M0，Metal 0)14，所述第零层金属层14包括位于源漏区表面的下金属层和位于下金属层顶部表面的上金属层，所述下层金属层位于介质层13内，其中，在沿鳍部11延伸方向上，所述上金属层的宽度尺寸大于下金属层的宽度尺寸；与所述栅极结构12电连接的第零层栅金属层(M0G，Metal 0Gate)15；若干分立的连接层17，部分连接层17位于所述第零层金属层14表面，部分连接层17位于所述第零层栅金属层15表面；位于连接层17表面的若干分立的第一层金属层(M1，Metal 1)16，部分第一层金属层16通过连接层17与所述第零层金属层14电连接，部分第一层金属层16通过连接层17与第零层栅金属层15电连接。

其中，所述第零层金属层14横跨若干个有源区(AA，Active Area)内的源漏极，实现所述若干个有源区之间的电连接。随着半导体工艺节点的不断缩小，形成所述第零层金属层14的工艺难度越来越大，所述第零层金属层14的位置或形貌容易出现偏差，部分有源区之间的电连接性能将出现问题。

为此，提出采用双重图形化法来定义第零层金属层的图形，将定义第零层金属层的掩膜版版图分解为具有第一图形的第一层掩膜版版图、以及具有第二图形的第二层掩膜版版图，其中，第一图形投影于基底表面的图形为第一投影图形，第二图形投影于基底表面的图形为第二投影图形，所述第一投影图形与任一第二投影图形相邻，且第一投影图形定义第零层金属层的图形，第二投影图形定义相邻第零层金属层的图形，所述第一投影图形与相邻第二投影图形之间的距离定义出相邻金属硅化物层之间的距离。然而，随着工艺节点的不断缩小，半导体工艺过程越来越难以控制，例如，第一层掩膜版版图和第二层掩膜版版图之间的对准(overlay)问题、线端(line end)问题以及尖角圆化(corner rounding)等问题越来越显著，使得形成的第零层金属层的边界形貌不佳，第零层金属层的边界容易出现圆角，使得第零层金属层的位置也出现偏差，致使有源区之间的电连接性能变差，进而造成半导体结构的性能变差甚至失效。

为此，本发明提供一种掩膜版版图，提高半导体工艺灵活性，使得采用所提供的掩膜版版图形成的半导体结构电学性能得到提高。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。图2至图3为本发明一实施例提供的半导体结构示意图；图4至图12为本发明一实施例提供的掩膜版版图的结构示意图。

本实施例提供一种用于形成半导体结构中金属互连层的掩膜版版图，包括：第一层掩膜版版图，所述第一层掩膜版版图内具有若干平行排列的第一图形，相邻第一图形之间的区域用于定义栅极结构两侧的源漏区以及位于相邻源漏区之间的隔离区，所述第一图形投影于基底表面的图形为第一投影图形，所述第一投影图形横跨若干有源区，其中，所述有源区包括栅极结构以及位于栅极结构两侧的源漏区；第二层掩膜版版图，所述第二层掩膜版版图 内具有若干平行排列的第二图形，相邻第二图形之间的区域用于定义基底中的若干有源区，所述第二图形用于定义位于相邻有源区之间的隔离区，所述第二图形投影于基底表面的图形为第二投影图形，所述第二投影图形横跨若干有源区，所述第二投影图形与至少一个第一投影图形相邻，且所述第一投影图形与相邻第二投影图形之间的区域用于定义位于源漏区表面的源漏金属层；第三层掩膜版版图，所述第三层掩膜版版图内具有若干第三图形，所述第三图形投影于基底表面的图形为第三投影图形，所述第三投影图形位于源漏金属层上方，所述第三图形用于定义与源漏金属层电连接的第零层金属层。

为了便于说明，以下将结合第一层掩膜版版图与基底、结合第二层掩膜版版图与基底、结合第三层掩膜版版图与基底、以及结合第一层掩膜版版图与第二层掩膜版版图，对提供的掩膜版版图进行详细说明。

参考图2至图3，图2为图3的俯视图，图3中左侧图是图2沿XX1方向的剖面结构示意图，图3中右侧图是图2沿YY1方向的剖面结构示意图，提供包括若干有源区(未标示)和将相邻有源区隔离开的隔离区(未标示)的基底，所述基底表面形成有栅极结构，所述栅极结构两侧的有源区基底内形成有源漏区(未标示)，所述基底表面以及栅极结构表面形成有层间介质层204。

需要说明的是，为了便于图示和描述，图2为未示出层间介质层204、源漏区的俯视图，且图3中示出了第一源漏区和第二源漏区。所述基底具有包括若干有源区的互连区，图2中虚线框中示出了互连区(未标示)，后续会在所述互连区内形成通孔，在所述通孔内填充满源漏金属层，通过所述源漏金属层将互连区内的若干有源区电连接。

所述基底内具有若干有源区(Active Area)，其中，每一有源区内相应形成有栅极结构、源漏区，且所述隔离区内形成有隔离层203。本实施例中，形成的半导体器件为鳍式场效应管，所述基底包括：衬底201，位于衬底201表面的若干分立的鳍部202，位于衬底201表面的隔离层203，所述隔离层203覆盖鳍部202的部分侧壁表面，且所述隔离层203顶部低于鳍部202顶部。所述栅极结构横跨鳍部202，且所述栅极结构覆盖鳍部202的部分顶部和侧壁表面、以及部分隔离层203表面。

本实施例中，所述鳍部202的数量大于1，且所述鳍部202平行排列，所述栅极结构横跨至少一个鳍部202。本实施例中，所述栅极结构的数量也大于1，且所述栅极结构平行排列，所述栅极结构的排列方向与鳍部202的排列方向相互垂直，且每一栅极结构横跨至少一个鳍部202。

在另一实施例中，所述半导体器件为平面晶体管，所述基底为平面基底，所述平面基底为硅衬底、锗衬底、硅锗衬底或碳化硅衬底、绝缘体上硅衬底或绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)，栅极结构形成于所述平面基底表面。

所述衬底201的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底201还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述鳍部202的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟；所述隔离层203作为半导体器件的隔离结构，起到电隔离相邻鳍部202的作用，所述隔离层203的材料为氧化硅、氮化硅或氮氧化硅。本实施例中，本实施例中，所述衬底201为硅衬底，所述鳍部202的材料为硅，所述隔离层203的材料为氧化硅。

所述源漏区包括分别位于栅极结构相对两侧的有源区基底内的源区或漏区，其中，源区用于形成半导体器件的源极，漏区用于形成半导体器件的漏极。本实施例中，所述基底包括第一区域I和第二区域II，所述第一区域I为NMOS区域或PMOS区域，所述第二区域II为NMOS区域或PMOS区域。本实施例以第一区域I为NMOS区域，第二区域II为PMOS区域作为示例。所述栅极结构包括：位于第一区域I基底表面的第一栅极结构，位于第二区域II基底表面的第二栅极结构。所述源漏区包括：分别位于第一栅极结构两侧的基底内的第一源漏区(未标示)，分别位于第二栅极结构两侧的基底内的第二源漏区(未标示)。

本实施例中，所述第一源漏区内还形成有第一应力层214，所述第一应力层214的材料为碳化硅，所述第一应力层214内掺杂有N型离子，例如为P、As或Sb。所述第二源漏区内还形成有第二应力层224，所述第二应力层224的材料为锗化硅，所述第二应力层224内掺杂有P型离子，例如为B、Ga或In。

所述第一栅极结构包括：第一栅介质层211、位于第一栅介质层211表面的第一功函数层212、以及位于第一功函数层212表面的第一导电栅极213；所述第二栅极结构包括：第二栅介质层221、位于第二栅介质层221表面的第二功函数层222、以及位于第二功函数层222表面的第二导电栅极223。所述第一栅极结构还包括：位于第一栅介质层221侧壁表面、第一功函数层212侧壁表面以及第一金属栅极213侧壁表面的第一侧墙(未图示)。所述第二栅极结构还包括：位于第二栅介质层221侧壁表面、第二功函数层222侧壁表面以及第二金属栅极223侧壁表面的第二侧墙(未图示)。

所述第一栅介质层221的材料为高k栅介质材料，所述第二栅介质层221的材料为高k栅介质材料，高k栅介质材料为HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO₂或Al₂O₃。所述第一功函数层212的材料为N型功函数材料，第一功函数层212的材料为TiAl、TaAlN、TiAlN、MoN、TaCN或AlN。所述第二功函数层222的材料为P型功函数材料，第二功函数层222的材料为Ta、TiN、TaN、TaSiN或TiSiN。所述第一导电栅极213的材料为Al、Cu、Ag、Au、Pt、Ni、Ti或W；所述第二导电栅极223的材料为Al、Cu、Ag、Au、Pt、Ni、Ti或W。本实施例中，所述第一栅介质层211的材料为HfO₂，所述第二栅介质层221的材料为HfO₂，所述第一功函数层212的材料为TiAlN，所述第二功函数层222的材料为TiN，所述第一导电栅极213的材料为W，所述第二导电栅极223的材料为W。

本实施例中，所述第一栅极结构还包括位于第一导电栅极213顶部表面的硬掩膜层206，所述第二栅极结构还包括位于第二导电栅极223顶部表面的硬掩膜层206，所述硬掩膜层206能够起到保护第一导电栅极213以及第二导电栅极223顶部表面的作用。本实施例中，所述硬掩膜层206的材料为氮化硅。在其他实施例中，所述硬掩膜层的材料还能够为氮氧化硅或碳氮氧化硅。

在其他实施例中，所述第一栅极结构还能够为伪栅结构(dummy gate)，所述第二栅极结构为伪栅结构，其中，第一栅极结构为单层结构或叠层结构，第二栅极结构为单层结构或叠层结构。

所述层间介质层204起到电隔离第一栅极结构和第二栅极结构的作用，本实施例中，由于第一栅极结构和第二栅极结构中形成有硬掩膜层206，所述 硬掩膜层206起到保护第一导电栅极213和第二导电栅极223的作用，因此所述层间介质层204的顶部能够与第一栅极结构顶部以及第二栅极结构顶部齐平。在其他实施例中，所述层间介质层顶部还能够高于第一栅极结构顶部和第二栅极结构顶部，即所述层间介质层覆盖第一栅极结构顶部表面和第二栅极结构顶部表面。

所述层间介质层204的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种，形成工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。本实施例中，所述层间介质层204的材料为氧化硅，形成工艺包括等离子体增强化学气相沉积(PECVD)工艺。

参考图4至图5，第一层掩膜版版图106，所述第一层掩膜版版图106内具有若干平行排列的第一图形107，相邻第一图形107之间的区域用于定义栅极结构两侧的源漏区以及位于相邻源漏区之间的隔离区。

图5示出了将第一层掩膜版版图106中第一图形传递至基底内时，第一层掩膜版版图106与基底之间的位置关系图。

所述第一图形107投影于基底表面的图形为第一投影图形，所述第一投影图形横跨若干有源区，其中，所述有源区包括栅极结构以及位于栅极结构两侧的源漏区。本实施例中，所述第一投影图形横跨互连区内的若干有源区，且所述第一投影图形还覆盖栅极结构表面。

当第一图形107传递至光刻胶膜内后形成光刻胶层，所述光刻胶层投影于基底表面的图形与第一投影图形相重合。

所述第一投影图形至少覆盖栅极结构表面，相邻所述第一投影图形之间的距离小于相邻栅极结构之间的距离，因此在将第一层掩膜版版图106中的第一图形107传递至基底中时，保证后续定义出的源漏金属层不会与栅极结构电连接。因此，在沿所述第一图形107排列方向上，所述第一图形107的宽度尺寸大于栅极结构的宽度尺寸。

本实施例中，相邻第一图形107平行排列，所述第一图形107为条状图形。所述基底内具有鳍部，所述第一投影图形的排列方向与鳍部延伸方向相互平行；所述第一投影图形的排列方向与鳍部排列方向相互垂直。参考图6 至图8，第二层掩膜版版图108，所述第二层掩膜版版图108内具有若干平行排列的第二图形109，相邻第二图形109之间的区域用于定义基底中的若干有源区，所述第二图形109用于定义位于相邻有源区之间的隔离区。

图7示出了第二层掩膜版版图108中的第二图形109传递至基底时，第二层掩膜版版图108与基底之间的位置关系图；图8示出了将第一层掩膜版版图106(参考图4)中的第一图形107传递至基底中、将第二层掩膜版版图108中的第二图形109传递至基底中时，第一层掩膜版版图106、第二层掩膜版版图108与基底之间的位置关系图。

本实施例中，所述第二图形109横跨互连区中若干有源区，其中，互连区指的是若干分立的有源区相互电连接的区域，本实施例中以互连区俯视形貌为L形为例。所述第二图形109为条状图形。所述第二图形109的排列方向与第一图形107的排列方向相互平行。本实施例中，所述第二投影图形横跨互连区内的若干有源区。本实施例中，所述第二图形109的排列方向与鳍部延伸方向相互平行，所述第二图形109的排列方向与相邻鳍部排列方向相互垂直。

所述第二图形109投影于基底表面的图形为第二投影图形，所述第二投影图形横跨若干有源区，所述第二投影图形与至少一个第二投影图形相邻，且所述第一投影图形与相邻第二投影图形之间的区域用于定义横跨若干源漏区表面的源漏金属层。

当第二图形109传递至光刻胶膜内形成光刻胶层时，所述光刻胶层投影于基底表面的图形与第二投影图形相重合。

本实施例中，采用第一层掩膜版版图108和第二层掩膜版版图106相结合，定义出位于源漏区表面的源漏金属层的形状和位置。本实施例中，无需考虑第一层掩膜版版图106与第二层掩膜版版图108中的图形对准问题，从而避免了图形对准问题引入的对准误差，采用本实施例提供的第一层掩膜版版图106和第二层掩膜版版图108，能够使形成的源漏金属层的位置精确度和形貌精确度均有所提升，从而使得互连区内需要进行电连接的有源区之间具有良好的电连接性能。

并且，当基底中相邻栅极结构之间的距离(gate pitch)越来越小时，采用本实施例提供的第一层掩膜版106和第二层掩膜版版图108定义位于源漏区表面的源漏金属层，能够有效的改善形成的源漏金属层的位置精确度和形貌精确度。

参考图9至图10，第三层掩膜版版图111，所述第三层掩膜版版图111内具有若干第三图形112，所述第三图形112用于定义与源漏金属层电连接的第零层金属层。

图10示出了将第一层掩膜版版图106(参考图4)、第二层掩膜版版图108、(参考图6)第三层掩膜版版图111中图形传递至基底时，第一层掩膜版版图106、第二层掩膜版版图108、第三层掩膜版版图111与基底之间的位置关系图。

第三图形112投影于基底表面的图形为第三投影图形，所述第三投影图形位于源漏金属层上方。当所述第三图形112传递至光刻胶膜内形成具有开口的光刻胶层时，所述开口投影于基底表面的图形与第三投影图形相重合。

由于本实施例中，前述第一层掩膜版版图106和第二层掩膜版版图108定义出了将互连区内的若干有源区电连接的源漏金属层，因此，所述第三投影图形无需完全覆盖互连区，所述第三投影图形与源漏金属层具有重合部分，所述第三投影图形位于部分互连区上方，第三图形112定义出的第零层金属层能够将互连区内的若干有源区电连接，因此本实施例中第三图形112的工艺窗口增加了，对第三图形112的位置精确度和形貌精确度的要求降低，从而减小半导体生产工艺难度且增加工艺灵活性。

本实施例中，所述第三层掩膜版版图为双重图形化的版图，包括：第三上层掩膜版版图，所述第三上层掩膜版版图内具有若干第一子图形，所述第一子图形投影于基底表面的投影图形为第一子投影图形，所述第一子投影图形位于部分源漏金属层上方，且横跨若干个有源区；第三下层掩膜版版图，所述第三下层掩膜版版图内具有若干第二子图形，所述第二子图形投影于基底表面的投影图形为第二子投影图形，所述第二子投影图形位于另一部分源漏金属层上方，且横跨若干个有源区，其中，所述第一子图形和第二子图形 构成所述第三图形，每一第一子投影图形与至少一个第二子投影图形相邻，所述第一子投影图形与第二子投影图形相互平行排列。

参考图11至图12，第四层掩膜版版图113，所述第四层掩膜版版图113内具有若干第四图形114，所述第四图形114用于定义与栅极结构电连接的第零层栅金属层。

图12示出了将第一层掩膜版版图106、第二层掩膜版版图108、第三层掩膜版版图111、第四层掩膜版版图113中图形传递至基底时，第一层掩膜版版图106、第二层掩膜版版图108、第三层掩膜版版图111、第四层掩膜版版图113与基底之间的位置关系图。

所述第四图形114投影于基底表面的图形为第四投影图形，所述第四投影图形位于栅极结构上方。当所述第四图形114传递至光刻胶膜内形成具有开口的光刻胶层时，所述开口投影于基底表面的图形与第四投影图形相重合。

本实施例中，所述第四图形114为条状图形。

本实施例中，所述第四层掩膜版版图113为双重图形化的版图，包括：第四上层掩膜版版图，所述第四上层掩膜版版图内具有若干第三子图形，所述第三子图形投影于基底表面的图形为第三子投影图形，所述第三子投影图形位于部分栅极结构上方，且横跨若干个有源区；第四下层掩膜版版图，所述第四下层掩膜版版图内具有若干第四子图形，所述第四子图形投影于基底表面的图形为第四子投影图形，所述第四子投影图形位于另一部分栅极结构上方，且横跨若干个有源区，其中，所述第三子图形和第四子图形构成所述第四图形，每一第三子投影图形与至少一个第四子投影图形相邻，所述第三子投影图形与第四子投影图形相互平行排列。

本发明实施例还提供一种形成半导体结构的方法，采用上述提供的掩膜版版图形成半导体结构中的局部金属互连层。图13至图25为本发明一实施例提供的半导体结构形成过程的结构示意图。

首先，参考图2及图3，提供包括若干有源区和将相邻有源区隔离开的隔离区的基底，所述基底表面形成有栅极结构，所述栅极结构两侧的有源区基底内形成有源漏区；所述基底表面还形成有层间介质层204，所述层间介质层 204覆盖栅极结构侧壁表面。

有关有源区，隔离区、基底、栅极结构、源漏区以及层间介质层204的描述请相应参考前述说明，在此不再赘述。

如无特别说明，后续提供的半导体结构示意图中左侧图均为图2沿XX1方向的剖面结构示意图，右侧图均为图2沿YY1方向的剖面结构示意图。

参考图13，在所述层间介质层204顶部表面、第一栅极结构顶部表面、以及第二栅极结构顶部表面形成第一掩膜层231；在所述第一掩膜层231顶部表面形成第二掩膜层232。

所述第一掩膜层231和第二掩膜层232的材料不同，从而使得后续刻蚀工艺对第一掩膜层231和第二掩膜层232的刻蚀速率不同。所述第一掩膜层231的材料为氧化硅、氮化硅、氮氧化硅、碳氮化硅、碳氮氧化硅、氮化钛或氮化钽；所述第二掩膜层232的材料为氧化硅、氮化硅、氮氧化硅、碳氮化硅、碳氮氧化硅、氮化钛或氮化钽。

后续会以图形化后的第一掩膜层231为掩膜刻蚀层间介质层204，形成暴露出第一源漏区的第一通孔，形成暴露出第二源漏区的第二通孔。为了提高后续刻蚀工艺对第一掩膜层231和层间介质层204的刻蚀选择比，使得后续形成的第一通孔和第二通孔具有良好形貌，采用氮化钛或氮化钽作为第一掩膜层231的材料，采用氧化硅、氮化硅、氮氧化硅、碳氮化硅或碳氮氧化硅作为第二掩膜层232的材料。

本实施例中，所述第一掩膜层231的材料为氮化钛，所述第二掩膜层232的材料为氧化硅。

参考图14，在所述第二掩膜层232表面形成第一光刻胶膜；将第一层掩膜版版图106(参考图4)中的第一图形107(参考图4)传递至第一光刻胶膜中，形成若干分立的第一光刻胶层301，所述第一光刻胶层301投影于栅极结构顶部表面的投影图形至少铺满栅极结构顶部表面，相邻第一光刻胶层301之间具有第一开口，所述第一开口的图形贯穿所述源漏区和位于相邻源漏区之间的隔离区。

所述第一光刻胶层301的位置和形貌由第一图形107定义。本实施例中， 所述若干第一光刻胶层301平行排列，所述第一光刻胶层301的排列方向与鳍部202排列方向相互垂直，且第一光刻胶层301的排列方向与栅极结构排列方向相互平行；所述第一开口位于部分隔离层203正上方，还位于紧挨所述部分隔离层203的源漏区正上方。

所述第一光刻胶层301横跨互连区内的有源区。所述第一光刻胶层301的图形为条状图形，所述第一开口为条状图形，所述第一光刻胶层301至少覆盖第一栅极结构整个顶部以及第二栅极结构整个顶部，因此，所述第一光刻胶层301投影于第一栅极结构顶部表面投影图形至少铺满所述第一栅极结构顶部表面，所述第一光刻胶层301投影于第二栅极结构顶部表面的投影图形至少铺满所述第二栅极结构。本实施例中，为了防止后续形成的金属硅化物层与第一栅极结构、第二栅极结构电连接，所述第一光刻胶层301投影于第一栅极结构顶部表面的投影图形面积大于第一栅极结构顶部表面面积，所述第一光刻胶层301投影于第二栅极结构顶部表面的投影图形面积大于第二栅极结构顶部表面面积，从而使得后续形成的接触通孔侧壁不会将第一栅极结构侧壁表面和第二栅极结构侧壁表面暴露。在沿所述若干第一光刻胶层301的排列方向上，所述第一光刻胶层301尺寸大于第一栅极结构尺寸；在沿所述若干第一光刻胶层301的排列方向上，所述第一光刻胶层301尺寸大于第二栅极结构尺寸。

所述鳍部202的数量大于1，所述第一开口的图形贯穿至少一个鳍部202内的源漏区，所述第一开口的图形至少贯穿互连区内的若干个鳍部202中的源漏区。本实施例中，相邻第一光刻胶层301之间的第一开口分别位于第一源漏区、第二源漏区的正上方，所述第一开口还位于相邻鳍部202之间的隔离层203正上方。所述第一开口的图形贯穿所述第一源漏区或第二源漏区，且所述第一开口的图形贯穿至少一个鳍部202内的第一源漏区或第二源漏区。

由于本实施例中，第一光刻胶层301具有较大的图形尺寸，使得形成第一光刻胶层301工艺受到光刻工艺极限的影响小，形成的第一光刻胶层301具有较高的位置精确度和形貌精确度，从而使得后续在层间介质层204内形成的第一通孔、第二通孔的位置精确度和形貌精确度均得到提高。

参考图15，以所述第一光刻胶层301(参考图14)为掩膜，刻蚀所述第 二掩膜层232直至暴露出第一掩膜层231顶部表面。

本实施例中，采用干法刻蚀工艺，以第一光刻胶层301为掩膜刻蚀所述第二掩膜层232，将第一光刻胶层301图形传递至第二掩膜层232内。由于第一掩膜层232和第二掩膜层231的材料不同，使得干法刻蚀工艺对第二掩膜层232的刻蚀速率大于对第一掩膜层231的刻蚀速率。

在刻蚀第二掩膜层232直至暴露出第一掩膜层231顶部表面的过程，实际上为将第一层掩膜版版图106中的第一图形107传递至第二掩膜层232的过程，使得刻蚀后第二掩膜层232至少覆盖第一栅极结构顶部，刻蚀后第二掩膜层232至少覆盖第二栅极结构顶部。本实施例中，为了避免后续形成的第一通孔暴露出第一栅极结构侧壁，避免后续形成的第二通孔暴露出第二栅极结构侧壁，刻蚀后第二掩膜层232的尺寸大于第一栅极结构顶部尺寸，刻蚀后第二掩膜层232的尺寸大于第二栅极结构顶部尺寸。

相邻刻蚀后第二掩膜层232之间的图形位于第一源漏区214上方、第二源漏区224上方以及第一源区214和第二源漏区224之间的隔离层203上方。

接着，去除所述第一光刻胶层301，采用湿法去胶或灰化工艺去除所述第一光刻胶层301。

参考图16，在所述刻蚀后第二掩膜层232表面、以及暴露出的第一掩膜层231表面形成第二光刻胶膜；将第二层掩膜版版图108(参考图6)中的第二图形109(参考图6)传递至第二光刻胶膜中，形成若干平行排列的第二光刻胶层302。

具体的，采用第二层掩膜版版图108对所述第二光刻胶膜进行曝光处理；接着，对曝光处理后的第二光刻胶膜进行显影处理，第二图形109传递至第二光刻胶膜中，形成所述第二光刻胶层302，所述第二光刻胶层302位于暴露出的第一掩膜层231部分表面。

本实施例中，所述第二光刻胶层302的位置和形貌由第二图形109定义，由于所述第二图形109之间的区域用于定义基底中的有源区，所述第二图形109用于定义位于相邻有源区之间的隔离区，使得相邻第二光刻胶层302之间的区域位于基底201中的有源区正上方，所述第二图形层302位于相邻源漏 区之间的隔离层203正上方。因此，所述相邻第二光刻胶层302之间的区域位于第一栅极结构以及第一源漏区214正上方，所述相邻第二光刻胶层302之间的区域位于第二栅极结构以及第二源漏区224正上方。

本实施例中，形成的第二光刻胶层横跨互连区内的有源区，以便后续在互连区内形成第一通孔和第二通孔。

所述第二光刻胶层302的图形尺寸较大，因此形成第二光刻胶层302的工艺受到光刻极限的影响较小，使得形成的第二光刻胶层302具有较高的位置精确度和形貌精确度。

同时，本实施例中，后续形成的第一通孔侧壁形貌与第一光刻胶层301或第二光刻胶层302中的一种图形侧壁形貌有关，无需考虑第一光刻胶层301和第二光刻胶层302中的图形对准问题，且避免了第一光刻胶层301和第二光刻胶层302进行图形对准时出现的对准误差问题、图形线端终点误差问题，因此，本实施例后续形成的第一通孔和第二通孔形貌优良。

参考图17，以所述第二光刻胶层302为掩膜，刻蚀去除所述暴露出的第一硬掩膜层231直至暴露出层间介质层204表面，在所述第一区域I第一硬掩膜层231内形成第一沟槽303，在所述第二区域II第一硬掩膜层231内形成第二沟槽304。

本实施例中，采用干法刻蚀工艺，刻蚀去除所述暴露出的第一硬掩膜层231直至暴露出层间介质层204表面。

所述第一沟槽303位于第一源漏区正上方，所述第一沟槽303的图形贯穿至少一个鳍部202内的第一源漏区。所述第二沟槽304位于第二源漏区正上方，所述第二沟槽304的图形贯穿至少一个鳍部202内的第二源漏区。

本实施例中，所述第一沟槽303的图形横跨互连区，所述第一沟槽303横跨若干个第一源漏区；所述第二沟槽304的图形横跨互连区，所述第二沟槽304横跨若干个第二源漏区。

由前述分析可知，所述第一图形层301和第二图形层302中的图形位置精确度和形貌精确度良好，第一沟槽303的边界形貌仅与第一图形层301和第二图形层302中的一种图形侧壁形貌有关，且本实施例中无需考虑第一图 形层301和第二图形层302中的图形对准问题以及图形线端终点问题，避免了图形对准误差、图形线端终点误差和尖角圆化的问题，因此形成的第一沟槽303和第二沟槽304也具有良好的位置精确度和形貌精确度，从而提高后续形成的第一通孔和第二通孔的形貌。

接着，去除所述第二图形层302，采用湿法去胶或灰化工艺去除所述第二图形层302。

参考图18，去除所述第二光刻胶层302(参考图17)。

采用湿法去胶或灰化工艺去除所述第二光刻胶层302。

参考图19，以所述第一掩膜层231为掩膜，沿第一沟槽303(参考图18)向基底表面方向刻蚀所述层间介质层204，形成贯穿所述第一区域I层间介质层204的第一通孔313，所述第一通孔313暴露出第一源漏区表面；沿第二沟槽304(参考图18)向基底表面方向刻蚀所述层间介质层204，形成贯穿所述第二区域II层间介质层204的第二通孔314，所述第二通孔314暴露出第二源漏区表面。

采用干法刻蚀工艺，刻蚀所述第一区域I层间介质层204形成第一通孔313，刻蚀所述第二区域II层间介质层204形成第二通孔314。

本实施例中，所述第一掩膜层231的材料为氮化钛，所述第二掩膜层232(参考图18)的材料为氧化硅，所述层间介质层204的材料为氧化硅，为此，在以第一掩膜层231为掩膜刻蚀层间介质层204的工艺过程中，所述第二掩膜层232会被刻蚀去除。且刻蚀工艺对第一掩膜层231和层间介质层204具有较高的刻蚀选择比，从而使得形成的第一通孔313和第二通孔314具有良好形貌。

所述第一通孔313的图形贯穿至少一个鳍部202内的第一源漏区，所述第二通孔314的图形贯穿至少一个鳍部202内的第二源漏区。本实施例中，所述第一通孔313横跨互连区，所述第一通孔313横跨若干个鳍部202内的第一源漏区，暴露出所述若干个第一源漏区表面，从而使得后续形成的源漏金属层将不同有源区内的第一源漏区电连接；所述第二通孔314横跨互连区，所述第二通孔314横跨若干个鳍部202内的第二源漏区，暴露出所述若干个 第二源漏区表面，从而使得后续形成的源漏金属层将不同有源区内的第二源漏区电连接。且在形成第一通孔313和第二通孔314的刻蚀工艺过程中，还会刻蚀去除位于相邻第一源漏区之间或相邻第二源漏区之间的部分厚度层间介质层204，因此所述第一通孔313还会暴露出相邻第一源漏区之间的层间介质层204，所述第二通孔314还会暴露出相邻第二源漏区之间的层间介质层204。

本实施例中，所述第一通孔313暴露出第一源漏区整个顶部表面，所述第二通孔314暴露出第二源漏区整个顶部表面。在其他实施例中，所述第一通孔暴露出第一源漏区部分顶部表面，所述第二通孔暴露出第二源漏区部分顶部表面。

由前述分析可知，本实施例中，所述第一通孔313和第二通孔314的侧壁形貌仅与第一光刻胶层301或第二光刻胶层302中的一种图形侧壁形貌有关，第一光刻胶层301和第二光刻胶层302均具有较高的位置精确度和形貌精确度，且无需考虑第一光刻胶层301和第二光刻胶层302的图形对准问题，从而避免了图形对准误差问题、图形线端终点问题以及尖角圆化问题，因此，本实施例形成的第一通孔313和第二通孔314具有较高的位置精确度和形貌精确度，且第一通孔313和第二通孔314受到工艺节点不断减小的影响小，提高了工艺灵活性，使得形成的第一通孔313和第二通孔314侧壁形貌良好，所述第一通孔313和第二通孔314具有较高的位置精确度和形貌精确度，从而使得后续形成的源漏金属层具有较高的位置精确度和形貌精确度，使得互连区内的有源区之间具有良好的电连接性能。

在形成所述第一通孔313和第二通孔314之后，在所述第一源漏区、第二源漏区顶部表面形成金属硅化物层(未图示)，所述金属硅化物层有利于减小第一源漏区与后续形成的源漏金属层之间的接触电阻、减小第二源漏区与后续形成的源漏金属层的接触电阻。本实施例中，所述金属硅化物层的材料为硅化镍，形成所述金属硅化物层的工艺步骤包括：在所述第一掩膜层231表面、第一通孔313底部和侧壁表面、第二通孔314底部和侧壁表面形成镍层；对所述镍层进行退火处理，使得镍层中的镍与第一源漏区中的硅发生金属硅化反应，在第一源漏区表面形成金属硅化物层，使得镍层中的镍与第二 源漏区中的硅发生金属硅化反应，在第二源漏区表面形成金属硅化物层；去除剩余的镍层。

参考图20，形成填充满所述第一通孔313(参考图19)和第二通孔314(参考图19)的源漏金属层241，所述源漏金属层241还位于第一掩膜层231顶部表面。

所述源漏金属层241的材料为铜、铝、钨、金、银或钛中的一种或多种；采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述源漏金属层241。本实施例中，所述源漏金属层241的材料为钨，采用物理溅射工艺形成所述源漏金属层241。

参考图21，去除高于第一掩膜层231(参考图20)顶部表面的源漏金属层241；去除所述第一掩膜层231。

本实施例中，采用化学机械研磨工艺，研磨去除高于第一掩膜层231顶部表面的源漏金属层241，还研磨去除第一掩膜层231。为了简化工艺步骤，还研磨去除高于第一栅极结构顶部表面和第二栅极结构顶部表面的源漏金属层241，因此，本实施例中，所述源漏金属层241顶部与第一栅极结构顶部、第二栅极结构顶部齐平。在其他实施例中，所述源漏金属层顶部还能够高于第一栅极结构顶部和第二栅极结构顶部。

通过源漏金属层241使第一源漏区与后续形成的第零金属层电连接，使第二源漏区与后续形成的第零金属层电连接。由前述分析可知，由于第一通孔313(参考图19)和第二通孔314(参考图19)具有较高的位置精确度和形貌精确度，因此本实施例中形成的源漏金属层241也相应具有良好的位置精确度和形貌精确度，通过所述源漏金属层241将互连区内的若干有源区电连接，且所述若干有源区之间具有良好的电连接性能，从而有利于改善半导体结构的整体性能。

参考图22，在所述第一栅极结构顶部表面、第二栅极结构顶部表面、源漏金属层241顶部表面以及层间介质层204顶部表面形成第一介质层242；在所述第一介质层242表面形成第三掩膜层243。

所述第一介质层242的材料包括氧化硅、氮化硅、氮氧化硅或碳氮氧化 硅。本实施例中，所述第一介质层242的材料为氧化硅，所述第三掩膜层243的材料包括氮化硅。

参考图23，将第三层掩膜版版图111(参考图9)中的第三图形112(参考图9)传递至第三掩膜层243内，在所述第三掩膜层243内形成位于源漏金属层241上方的第三开口306；将第四层掩膜版版图113(参考图11)中的第四图形114(参考图11)传递至第三掩膜层243内，在所述第三掩膜层243内形成位于栅极结构上方的第四开口305。

后续在所述第三开口306内填充满导电层形成第零层金属层，所述第零层金属层将互连区内的有源区电连接。由于前述形成的源漏金属层241已经实现了互连区内的有源区电连接目的，因此，本实施例中形成的第三开口306无需横跨互连区，所述第三开口306底部与源漏金属层241顶部表面具有重合部分即可，所述第三开口306位于部分互连区上方，从而降低了形成第三开口306的工艺难度，提高了半导体工艺灵活性。

本实施例中，将第三层掩膜版版图111中的第三图形112传递至第三掩膜层243内的工艺步骤包括：在所述第三掩膜层243表面形成第三光刻胶膜；将第三上层掩膜版内的第一子图形传递至第三光刻胶膜内，形成第三光刻胶层；以所述第三光刻胶层为掩膜刻蚀所述第三掩膜层243直至暴露出第一介质层242表面；去除所述第三光刻胶层；在所述暴露出的第一介质层242表面以及刻蚀后第三掩膜层243表面形成第四光刻胶膜；将第三下层掩膜版内的第二子图形传递至第四光刻胶膜内，形成第四光刻胶层；以所述第四光刻胶层为掩膜刻蚀所述第三掩膜层243直至暴露出第一介质层242表面；去除所述第四光刻胶层。在其他实施例中，所述第三层掩膜版版图还能够为单层掩膜版版图。

本实施例中，将第四层掩膜版版图113中的第四图形114传递至第三掩膜层243内的工艺步骤包括：在所述第三掩膜层243表面形成第五光刻胶膜；将第三上层掩膜版内的第一子图形传递至第五光刻胶膜内，形成第三五刻胶层；以所述第五光刻胶层为掩膜刻蚀所述第三掩膜层243直至暴露出第一介质层242表面；去除所述第五光刻胶层；在所述暴露出的第一介质层242表面以及刻蚀后第三掩膜层243表面形成第六光刻胶膜；将第三下层掩膜版内 的第二子图形传递至第六光刻胶膜内，形成第六光刻胶层；以所述第六光刻胶层为掩膜刻蚀所述第三掩膜层243直至暴露出第一介质层242表面；去除所述第六光刻胶层。

在其他实施例中，所述第四层掩膜版版图还能够为单层掩膜版版图。在其他实施例中，所述第三开口和第四开口还能够采用同一光刻胶层定义形成。

参考图24，以所述第三掩膜层243为掩膜，沿第三开口306(参考图23)底部刻蚀所述第一介质层242，在所述第一介质层242内形成暴露出源漏金属层241部分表面的第一凹槽316；以所述第三掩膜层243为掩膜，沿第四开口305(参考图23)底部刻蚀所述第一介质层242，在所述第一介质层242内形成暴露出栅极结构顶部表面的第二凹槽315。

本实施例中，将第三层掩膜版版图中的第三图形传递至第一介质层242内，在所述第一介质层242内形成第一凹槽316；将第四层掩膜版版图中的第四图形传递至第一介质层242内，在所述第一介质层242内形成第二凹槽315。

参考图25，形成填充满所述第一凹槽316(参考图24)的第零层金属层326；形成填充满所述第二凹槽315(参考图24)的第零层栅金属层325。

所述第零层金属层326的材料为铜、铝、钨、金、银或钛中的一种或多种；所述第零层栅金属层325的材料为铜、铝、钨、金、银或钛中的一种或多种。本实施例中，所述第零层金属层326的材料为钨，所述第零层栅金属层325的材料为钨。

由于前述形成的源漏金属层241已经将互连区内的不同有源区电连接起来，因此，本实施例中形成的第零层金属层326无需覆盖整个互连区，所述第零层金属层326与源漏金属层241之间电连接即可，从而使得形成第零层金属层326的工艺窗口变大，使得互连区中若干有源区之间的电连接性能得到提高，进而改善形成的半导体结构的电学性能。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。