一种电力巡检智能头盔双目显示系统的制作方法

本实用新型属于电力智能可穿戴技术领域，具体讲涉及一种电力巡检智能头盔双目显示系统。

背景技术：

随着期移动可穿戴技术迅猛发展，需要研究基于智能可穿戴技术的电力巡检作业可穿戴设备。智能穿戴设备是指综合运用新型移动嵌入式技术、多样化显示技术、各类识别技术(语音、手势、眼球追踪等)、传感技术、信息传输技术和云服务等交互及储存技术，以代替手持设备或其他器械，实现用户互动交互、生活娱乐、人体监测等功能的新型日常穿戴设备。可穿戴设备的产品形态丰富多样，有智能手环、手表、眼镜、头盔等，它们能够进行数据的采集和初步的处理。智能头盔集成了控制论、计算机、电子电气、机构学、传感器、通讯学、全球定位等技术，通过对现场信息的实时采集及与外界互联的可靠性等特征，体现出灵活的环境适应性与自主性，较适合电力巡检作业场合。能产生较大的经济效益和社会效益。

随着公司电网规模日益扩大和新型设备投产，电网建设、运维面临资料繁杂、操作规程复杂、应急处理要求高以及人员变动频繁等问题，传统作业模式已不能适应电网发展要求。随着IT技术发展，智能穿戴设备集成微成像显示、多媒体、传感器等技术，支持多种交互方式，与业务系统实现智能互联服务，已在消费电子、工业、医疗等领域中取得多项创新应用，将给电网建设、运维带来新的自动化、智能化的解决方案。当前在电力领域，智能穿戴设备的应用可以实现多种业务场景的感知交互、信息融合、人机交互等方面的技术突破，提升基建施工、现场作业、用电服务、远程会商的智能化程度，优化作业方式，提升作业效率，促进新型用电服务业态发展。

技术实现要素：

本实用新型提出了一种电力巡检智能头盔双目显示系统，为实现电网智能化显示提供了新的思路和实现途径，提升了电力运检作业的信息交互、感知、集成、 共享和协同能力。

本实用新型采用下述技术方案：

一种电力巡检智能头盔双目显示系统，其特征在于，所述系统包括：GPU、FPGA控制模块和微功耗双目成像子系统；所述GPU、FPGA控制模块和微功耗双目成像子系统依次连接。

进一步的，所述微功耗双目成像子系统包括：轴对称设置的成像子系统；

所述成像子系统包括半透半反镜、光学镜头、进射偏光板PBS、光源、成像芯片、I2C接口、数据DA接口、数据DB接口和GPIO控制接口。

进一步的，所述成像芯片、进射偏光板PBS、光学镜头和半透半反镜依次设置；

所述进射偏光板和半透半反镜的延长线与光学镜头的轴线三者形成一个等腰三角形；设于一侧的水平方向的所述光源的发光孔的轴与所述进射偏光板板间的夹角为45°。

进一步的，所述成像芯片通过I²C接口、数据DA接口和数据DB接口与FPGA控制模块连接；所述光源通过GPIO控制接口与FPGA控制模块连接。

进一步的，所述成像芯片为中国台湾Senseye的反射式LCOS显示芯片H370HM。

进一步的，所述FPGA控制模块包括：显示系统核心控制电路和GPIO控制接口；

所述显示系统核心控制电路包括：依次连接的输入信号处理模块、异步FIFO模块、读FIFO写DDR模块、DDR切换模块、DDR控制器模块、读DDR写FIFO模块、2路输出异步FIFO模块、行场时序控制器模块。

进一步的，所述DDR控制器模块包括DDR控制器A模块和DDR控制器B模块，所述DDR控制器A模块和DDR控制器B模块进行乒乓操作交替读写来保证数据流的无缝传输。

进一步的，FPGA控制模块为Altera公司的低端CycloneIII系列的EP3C120。

与最接近的现有技术相比，本实用新型具有以下有益效果：

1、本实用新型成像系统在光源光线参与成像的利用率上能够达到单片式成像系统的一倍左右，同样的光源和电力消耗可以产生更加明亮的最终画面，有利的降低了功耗，避免了单片式DLP时序成像的缺陷。本方案投入眼睛的图像更 加饱和、丰满的色彩，并且不会出现困扰单片式DLP成像系统的彩虹画面问题。

2、本实用新型实现方法所实现的一种面向电力巡检作业的双目成像智能安全帽显示系统电路在FPGA的内部实现,使得通用GPU视频输出数字信号经过FPGA处理后转换为符合成像芯片输入协议的视频信号，这样具有性能好、集成度高、功耗低提高了系统的稳定性。

3、本实用新型所述系统后级模块将FIFO中的数据读出并生成写DDR地址和写有效信号，用两片DDR进行乒乓操作交替读写来保证数据流的无缝传输。较传统方式具有无传输间隔时间、传输实时性高、保证了图像传输的稳定性和可靠性。

4、本实用新型所述输入信号处理模块把视频信号中的有效像素数据提取出来，并将8位像素数据中相邻的4个合并成32位为一组写入异步FIFO，此方案比传统同步8位FIFO比具有资源使用更合理、与图形数据匹配更优、异步FIFO不需要严格的时钟匹配等优势，系统可靠性更好。

5、本实用新型所述2路输出异步FIFO对接2路行场控制器，使一套电路支持两路图像信号输出，实现面向电力巡检作业的双目成像，提高了系统集成度，降低了系统硬件成本和系统功耗。

附图说明

图1为智能安全帽微功耗双目成像子系统结构图；

图2为智能安全帽显示系统核心控制电路结构框图；

图3为DDR控制器模块交错Bank写操作示意图。

具体实施方式

下面结合附图对本发明的微功耗双目成像子系统、显示核心控制电路2部分实施做进一步详细说明。

所述系统的微功耗双目成像子系统实施，其结构附图如图1所示。在此实施方案中，成像芯片采用中国台湾Senseye的反射式LCOS显示芯片H370HM,采用I²C接口和数据DA-DB接口，其分辨率为1366×768,可以支持256级灰度显示,芯片面积0.37英寸，具有内置的行场驱动电路，在外部输入时钟的上升沿和下降沿分别接收8b×4dots图像数据,这保证了场频可高达360Hz。半透 半反镜倾斜45°放置，选用透射与反射分光比50:50的半透半反镜，投射光通过5倍光学镜头系统，白色光源由FPGA的GPIO控制，光线经过一面45°放置的进射偏光板(PBS)镜反射，PBS采用高折射率光学玻璃ZFI，折射率为1.6457，PBS中的偏振膜选用波长为400～680nm，对应于R、G、B三基色光路，透光率P振光透光率为98％，透过率为96％，S偏正光透过率为0.2％，透过率为0.7％。当满足I²C配置条件时,I²C依次输出成像芯片H370HM的配置地址和配置数据。当数据配置结束时，产生停止信号，并拉高输出引脚通知行场时序控制器模块开始工作，这样保证了H370HM屏能在正确配置下工作。

所述发明的显示核心控制电路实施选用FPGA芯片型号为Altera公司的EP3C120，属于低端CycloneIII系列，内部资源有119088个逻辑单元，3981kbit的RAM，4个PLL，530个I/O端口，满足系统要求。其所设计的电路内部结构图如图2所示。所述电路的基本运行过程是：输入信号处理模块把视频信号中的有效像素数据提取出来，并将8位像素数据中相邻的4个合并成32位写入异步FIFO。后级模块将FIFO中的数据读出并生成写DDR地址和写有效信号，送入DDR乒乓切换模块。DDR乒乓切换模块在帧同步信号VS的上升沿切换两片DDR的读写状态，选择一片DDR写入数据，并写有效信号、写地址及数据送给相应的DDR控制器，同时通过另一个DDR控制器读出数据给“读DDR写FIFO模块”。“读DDR写FIFO模块”根据FIFO的将满信号适时将数据写入FIFO。输出信号生成模块将FIFO中的数据连续读出，与附加的显示芯片控制信号一起输出到显示芯片。下面对所发明的显示核心控制电路中的各个模块分别进行详细实施说明：

所述异步FIFO模块和读FIFO写DDR模块实施难点在于设计它的位宽、深度以及空满标志位。

(a)位宽设置

FIFO位宽由于DDR的双沿采样数据位宽为16，而单沿采样位宽为双沿的2倍，所以读FIFO写DDR模块的数据宽度为32。因此，为了便于后级模块处理，设置FIFO中存储器的数据宽度为32。

(b)FIFO空满标志位设置

由于DDR的读写是基于突发模式的，每次读写都会连续传输多个地址单元 的数据。对于突发长度为8，每次读写连续要传输8个16位数，即4个32位数。为了满足写DDR的数据量要求，每读一次FIFO要能够连续读出4个32位单色数据，所以单色数据必须连续存放。因此在单个FIFO中放置了3个双口RAM，分别存放红绿蓝三色数据，因为输入的视频数据一直要写入FIFO，不能停顿，所以无需设定写满标志位，并且必须保证读出数据的速率比写入快，使FIFO始终处于未满状态。写信号wr_fifo有效时，3个RAM的地址指针同时各加1，在相同的写地址写入相应的单色数据。设置输出允许读标志位data_read，它在写指针wp大于等于读指针rp+4时有效，通知后级模块可以连续读出4个32位数。异步FIFO在rd_fifo有效时，开始依次读出3个RAM中的数据。

(c)FIFO深度的设计

根据FIFO的输入输出数据率来计算。FIFO的输入数据率为每240ns写入12个32位数。输出数据的时钟周期T＝8ns，连续读出12个32位数需要12T，再加上握手通信时间2T，FIFO传递地址的格雷码转换延迟4T+15ns，共读出12个32位数需要的时间为18T+15ns＝159ns<240ns。所以输入的数据率小于输出的数据率，输入的视频数据流可以不停顿，符合设计预期。按照前面的计算，读出比写入快，故最小深度可设为8，就能保证写FIFO不溢出。但是DDR在隔7812ns就要刷新一次，这时读出数据的时间需要加上刷新所用的时间。刷新一次所用的时间为20T＝160ns，所以总的读出时间为319ns，比写入时间长。如果FIFO深度为8就会有溢出，所以要增加FIFO深度来缓存未读出的数据。设FIFO深度为d。开始写FIFO后，当FIFO写入12个32位的三色数据，写指针从1加到5，比读指针rp大4，此时data_ready变为高电平，通知后级模块可以读FIFO。如果此时DDR要刷新，则必须先等待刷新完成，再连续读出12个32位数据。在刷新期间，写指针一直在增加，但最大不得超过FIFO深度d。因此可以得出FIFO深度与刷新完成时间关系为：刷新完成时间+读出12个32位数的时间≤(d-4)*60ns，通过计算得出d≥319/60+4＝9.3。考虑到FIFO内部用格雷码传递地址，深度应为2的整数次幂，故FIFO最小深度可设计为16。

所述DDR控制器模块实施中将存储结构分为三层Bank、Row、Column。系统所用DDR中含有8个Bank，每个Bank中有8192个Row，每个Row中有1024个Column。一帧图像数据在DDR中的存储安排为：将红绿蓝三色图像数据分别 写入3个Bank中，从Row0、Col0开始顺序存放，存满一行后换下一行继续存入。每次写操作要把三色数据各4个32位分别写入3个Bank中。读出时依次把每个Bank中的单色数据读完，每次读操作读出4个32位单色数据。其对DDR读或写的操作流程设计为：(1)发出激活Active命令，同时给出Bank地址和Row地址。(2)经过T_RCD时间后，发出读或写命令，同时给出Column地址。此时令A10为1可在读写完毕后自动预充电(Auto Precharge)。(3)换Row读写时要先对当前行预充电(Precharge)，之后再对新的Row进行激活操作。由于每次读写都要包括行激活和预充电，因此为了提高传输效率，就要设法把行激活和预充电占用读写的时间尽量减少。本方法采用交错Bank写入数据的方法，在写入当前Bank时对另一个Bank进行激活或预充电操作，从而提高了数据总线利用效率，其操作示意图如图3所示。将红绿蓝三色各8个16位数据分别写入Bank0、Bank1、Bank2中，起始写地址都为Row0，Col0。在ACT发出后，写命令WR应在其T_RCD后发出。T_RCD为15ns，对于频率为125MHz的时钟，相当于间隔2个时钟周期。发出写命令WR的同时令A10为高电平，则DDR会自动完成预充电操作。在WR发出后WL个时钟周期，写数据通过DQ输出，设WL为2。如果下一个写命令在前一个写命令的BL/2＝4个周期后发出，则两次突发写入的数据能够连接起来，这样下一个ACT应在WR后2个周期发出,可以将红绿蓝三色的各4个32位数据连续写入3个Bank中相同的地址，并且仅用了一次写操作的准备时间，提高写入效率。

所述行场时序控制器模块内设计水平计数器hcnt和垂直计数器vcnt。由于显示芯片每个时钟周期锁存8个像素值,所以显示1366个像素值所需行周期为171个Tclk(行时钟周期)。当hcnt计数器值为HBP时表示行有效显示区域开始,hcnt计数器值为HBP+171时表示行有效显示区域结束,hcnt计数器值为HSYNC cycle时,完成一行显示,vcnt计数器加1。当vcnt计数器值为VBP时,垂直有效显示区域开始,当vcnt计数器值为VBP+768时,垂直有效显示区域结束,当vcnt计数器值为VSYNCcycle时,完成一帧图像显示。

最后应当说明的是：以上实施例仅用于说明本申请的技术方案而非对其保护范围的限制，尽管参照上述实施例对本申请进行了详细的说明，所属领域的普通 技术人员应当理解：本领域技术人员阅读本申请后依然可对申请的具体实施方式进行种种变更、修改或者等同替换，但这些变更、修改或者等同替换，均在申请特批的权利要求保护范围之内。