内嵌触控型阵列基板及制作方法和显示装置与流程

本发明涉及显示技术领域，且特别涉及一种内嵌触控型阵列基板及制作方法和显示装置。

背景技术：

随着显示技术的飞速发展，触摸屏(touchpanel)已经遍及人们生活中的各个方面。随着触控技术的不断进步，人们对触控产品的要求也越来越高，在关注灵敏度的同时还要考虑轻薄，使得显示面板厂商制程成本大幅度提升。

目前，触摸屏按照组成结构可以分为：覆盖表面式触摸屏(on-celltouchpanel)以及内嵌式触摸屏(in-celltouchpanel)。内嵌式触摸屏是将触摸屏的触控电极内嵌在显示屏内部，例如将触控电极内嵌在阵列基板上。其中有一种方式，是利用阵列基板上的公共电极层(commonelectrode)充当触控电极，公共电极层采取分时复用，使画面显示与触控感测交替进行，即一帧画面分为显示时间段和触控时间段，公共电极层在显示时间段用于驱动液晶分子进行画面显示，在触控时间段用于实现触控感应检测。

如图1所示，现有的一种阵列基板上设有公共电极层与感应线路层，其中公共电极层包括呈阵列排布且相互绝缘的多个公共电极块81，感应线路层包括相互绝缘的多条感应线路82，所述多条感应线路82与所述多个公共电极块81分别一一对应电连接。具体地，公共电极层与感应线路层之间设有绝缘层，绝缘层中在与每个公共电极块81相对应的位置设有导通孔83，感应线路层中每条感应线路82的一端通过导通孔83与一个对应的公共电极块81电连接，感应线路层中每条感应线路82的另一端与触控驱动集成芯片90电连接。

如图2所示，所述阵列基板上还设有由扫描线86与数据线87绝缘交叉限定的多个像素单元，每个像素单元内设有像素电极88和薄膜晶体管70。图2所示为感应线路层的各条感应线路82与数据线87上下重叠设置。

如图3所示，所述阵列基板在制作时，至少需要经历八道蚀刻制程。第一道蚀刻制程用于制作薄膜晶体管70的栅极71以及扫描线86；第二道蚀刻制程用于制作薄膜晶体管70的半导体层72；第三道蚀刻制程用于制作薄膜晶体管70的源极73和漏极74以及数据线87；第四道蚀刻制程用于制作导通像素电极88的接触孔89；第五道蚀刻制程用于制作像素电极88；第六道蚀刻制程用于制作感应线路层的感应线路82；第七道蚀刻制程用于制作导通公共电极块81的导通孔83；第八道蚀刻制程用于制作公共电极层的公共电极块81。这种工艺方法需要多次曝光和蚀刻，其制程时间长且增加了制作成本。

图4为现有的另一种阵列基板上单个像素单元的结构示意图，图4所示为感应线路层的各条感应线路82与数据线87在同一层且紧邻并排设置。

如图5所示，所述阵列基板在制作时，第一道蚀刻制程用于制作薄膜晶体管70的栅极71以及扫描线86；第二道蚀刻制程用于制作薄膜晶体管70的半导体层72；第三道蚀刻制程用于制作薄膜晶体管70的源极73、漏极74以及数据线87和感应线路层的感应线路82；第四道蚀刻制程用于制作像素电极88，像素电极88直接与薄膜晶体管70的漏极74接触；第五道蚀刻制程用于制作导通公共电极块81的导通孔83；第六道蚀刻制程用于制作公共电极层的公共电极块81。这种工艺方法需要经历的蚀刻制程减少，降低了制程时间和制作成本，但是由于感应线路层的各条感应线路82与数据线87紧邻并排设置，导致感应线路82的负载重，触控灵敏度差，而且像素开口率也明显下降。

技术实现要素：

有鉴于此，本发明的目的在于提供一种内嵌触控型阵列基板及制作方法和显示装置，可以降低制程时间和制作成本，且不会对触控灵敏度和像素开口率造成影响。

本发明实施例提供一种内嵌触控型阵列基板，包括：

衬底；

形成在所述衬底上的多条扫描线和多条数据线以及多个薄膜晶体管，所述多条扫描线与所述多条数据线绝缘交叉限定呈阵列分布的多个像素单元，所述多个薄膜晶体管分别位于所述多个像素单元内；

第一绝缘层，所述第一绝缘层覆盖在所述多个薄膜晶体管上；

公共电极层，所述公共电极层形成在所述第一绝缘层上，所述公共电极层包括相互间隔且呈阵列排布的多个公共电极块；

第二绝缘层，所述第二绝缘层形成在所述公共电极层上，所述第二绝缘层在相邻的所述公共电极块之间断开且对应于每个所述公共电极块设有导通孔；

感应线路层，所述感应线路层形成在所述第二绝缘层上，所述感应线路层包括相互间隔排布的多个感应线路，每条所述感应线路在其延伸方向上相邻两个所述公共电极块之间是断开的；

第三绝缘层，所述第三绝缘层形成在所述感应线路层上，所述第三绝缘层覆盖各条所述感应线路，所述第三绝缘层中对应每条所述感应线路在断开位置的两端设有桥接孔，所述第三绝缘层、所述第二绝缘层和所述第一绝缘层中对应每个所述薄膜晶体管的漏极设有接触孔；

像素电极层，所述像素电极层形成在所述第三绝缘层上，所述像素电极层包括多个导电条和多个像素电极，其中每个所述导电条填入对应的所述桥接孔中并将对应的所述感应线路在相邻两个所述公共电极块之间导电连通，每个所述像素电极位于对应的像素单元内且填入对应的所述接触孔中与对应的所述薄膜晶体管的所述漏极导电连接。

进一步地，所述感应线路层中每条所述感应线路的一端通过所述导通孔与所述公共电极层中一个对应的所述公共电极块电连接，每条所述感应线路的另一端与触控驱动集成芯片电连接。

进一步地，每个所述公共电极块对应于多个像素单元。

进一步地，所述感应线路层中各条所述感应线路与所述多条数据线上下重叠设置。

进一步地，所述公共电极层和所述像素电极层采用透明导电材质制成，所述感应线路层采用金属制成，所述第一绝缘层、所述第二绝缘层和所述第三绝缘层采用无机绝缘材料制成。

本发明实施例还提供一种显示装置，包括上述的内嵌触控型阵列基板。

本发明实施例还提供一种内嵌触控型阵列基板的制作方法，包括步骤：

在衬底上制作形成多条扫描线和多条数据线以及多个薄膜晶体管，所述多条扫描线与所述多条数据线绝缘交叉限定呈阵列分布的多个像素单元，所述多个薄膜晶体管分别位于所述多个像素单元内；

在所述多个薄膜晶体管上沉积第一绝缘层，在所述第一绝缘层上沉积公共电极层，在所述公共电极层上沉积第二绝缘层；

对所述第二绝缘层进行蚀刻，在对应于相邻两个公共电极块之间的断开位置以及对应于导通孔的位置去除所述第二绝缘层，并在所述第二绝缘层的去除位置露出下方的所述公共电极层；

在所述第二绝缘层和露出的所述公共电极层上沉积感应线路层；

在所述感应线路层上涂布光阻层；

利用一张半色调掩膜版对所述光阻层进行曝光，然后对所述光阻层进行显影，所述光阻层在显影后形成完全去除区域、完全保留区域和部分去除区域，其中所述完全去除区域对应于相邻两个所述公共电极块之间的断开位置，所述完全保留区域对应于每条感应线路的延伸位置，所述部分去除区域对应于所述光阻层的其他区域；

利用所述光阻层作为遮罩，对所述完全去除区域下方的所述感应线路层进行湿蚀刻，去除与所述完全去除区域对应的所述感应线路层，并在所述完全去除区域露出下方的所述公共电极层；

继续利用所述光阻层作为遮罩，对所述完全去除区域露出的所述公共电极层进行湿蚀刻，去除与所述完全去除区域对应的所述公共电极层，形成相互间隔且呈阵列排布的多个所述公共电极块；

对所述光阻层进行灰化，所述部分去除区域的所述光阻层被完全去除并露出下方的所述感应线路层，但是所述完全保留区域仍然保留有所述光阻层；

对所述部分去除区域露出的所述感应线路层进行湿蚀刻，去除与所述部分去除区域对应的所述感应线路层，形成相互间隔且平行排布的多个所述感应线路；

将剩余的所述光阻层进行剥离，此时每条所述感应线路在其延伸方向上相邻两个所述公共电极块之间是断开的；

在所述感应线路层上沉积第三绝缘层，所述第三绝缘层覆盖各条感应线路，对所述第三绝缘层进行蚀刻在对应每条所述感应线路的断开位置的两端形成桥接孔和在对应每个所述薄膜晶体管的漏极位置形成接触孔；

在所述第三绝缘层上沉积像素电极层，对所述像素电极层进行蚀刻形成多个像素电极和多个导电条，其中每个所述导电条填入对应的所述桥接孔中并跨接在相邻两个所述公共电极块之间的断开位置，使每条所述感应线路在断开位置通过所述导电条导电连通，每个所述像素电极位于对应的像素单元内且填入对应的接触孔中与对应的所述薄膜晶体管的所述漏极导电连接。

进一步地，在所述第一绝缘层上沉积形成所述公共电极层之后，还包括对所述公共电极层进行高温烘烤。

进一步地，在对所述公共电极层进行湿蚀刻时，具体是利用王水对所述完全去除区域露出的所述公共电极层进行蚀刻。

进一步地，所述公共电极层和所述像素电极层采用透明导电材质制成，所述感应线路层采用金属制成，所述第一绝缘层、所述第二绝缘层和所述第三绝缘层采用无机绝缘材料制成。

本发明实施例提供的内嵌触控型阵列基板及制作方法，通过利用一张半色调掩膜版来制作公共电极层和感应线路层，可以减少一次曝光，缩短制程时间，降低生产成本，且不会对触控灵敏度和像素开口率造成影响。

附图说明

图1为现有的一种阵列基板的平面示意图。

图2为图1的阵列基板上单个像素单元的结构示意图。

图3为图2沿着a-a线的截面示意图。

图4为现有的另一种阵列基板上单个像素单元的结构示意图。

图5为图4沿着b-b线的截面示意图。

图6为本发明的一实施例中阵列基板的平面结构示意图。

图7为图6中阵列基板虚线框c处的放大平面结构示意图。

图8为图7沿着d-d线的截面示意图。

图9a至图9j为图6中阵列基板沿着e-e线的制作过程截面示意图。

图10a至图10l为图6中阵列基板虚线框f处的制作过程平面示意图。

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术方式及功效，以下结合附图及实施例，对本发明的具体实施方式、结构、特征及其功效，详细说明如后。

图6为本发明的一实施例中阵列基板的平面结构示意图。图7为图6中阵列基板虚线框c处的放大平面结构示意图。图8为图7沿着d-d线的截面示意图。如图6至图8所示，本发明实施例提供的内嵌触控型阵列基板包括衬底11，衬底11上形成有由多条扫描线12与多条数据线13相互绝缘交叉限定形成呈阵列分布的多个像素单元，每个像素单元内设有像素电极141和薄膜晶体管15。薄膜晶体管15包括栅极151、半导体层152、源极153和漏极154。扫描线12和薄膜晶体管15的栅极151形成在衬底11上，栅极绝缘层16形成和覆盖在扫描线12和栅极151上，半导体层152形成在栅极绝缘层16上，数据线13以及薄膜晶体管15的源极153和漏极154形成在栅极绝缘层16上，且源极153和漏极154分别与半导体层152的两端接触连接。

其中，薄膜晶体管15的栅极151电连接对应的扫描线12，薄膜晶体管15的栅极151可以独立设置或者也可以为扫描线12的一部分，薄膜晶体管15的源极153电连接对应的数据线13，薄膜晶体管15的漏极154电连接对应的像素电极141。

薄膜晶体管15上沉积有第一绝缘层17，第一绝缘层17上形成有公共电极层18，公共电极层18上沉积有第二绝缘层19，第二绝缘层19上形成有感应线路层21，感应线路层21上沉积有第三绝缘层22，第三绝缘层22上形成有像素电极层14。

公共电极层18包括呈阵列排布且相互绝缘的多个公共电极块181，每个公共电极块181对应于多个像素单元。感应线路层21包括相互绝缘的多条感应线路211，所述多条感应线路211与所述多条数据线13上下重叠设置，这样不会对触控灵敏度和像素开口率造成影响。所述多条感应线路211与所述多个公共电极块181分别一一对应电连接，具体地，公共电极层18与感应线路层21之间设有第二绝缘层19，第二绝缘层19中在与每个公共电极块181相对应的位置设有导通孔191，感应线路层21中每条感应线路211的一端通过导通孔191与公共电极层18中一个对应的公共电极块181电连接，每条感应线路211的另一端与触控驱动集成芯片50电连接。

由于公共电极层18与感应线路层21之间设有第二绝缘层19，因此每条感应线路211可以通过第二绝缘层19与其它的公共电极块181保持绝缘。也就是说，每条感应线路211除了一端与对应的公共电极块181电连接，另一端与触控驱动集成芯片50电连接之外，中间部分与其它公共电极块181之间相互绝缘。

本实施例中，感应线路层21的感应线路211和公共电极层18的感应线路211在阵列基板内形成内嵌式触摸传感器(in-celltouchsensors)，所述内嵌式触摸传感器为自容式架构，公共电极层18的各个公共电极块181作为自容电极，感应线路层21中的各条感应线路211作为走线将探测信号引出至触控驱动集成芯片50，由触控驱动集成芯片50对探测信号进行处理。

本实施例中，利用阵列基板上的公共电极层18充当触控感应功能，公共电极层18采取分时复用，使画面显示与触控感测交替进行，即一帧画面分为显示时间段和触控时间段，公共电极层18在显示时间段用于施加公共电压(vcom)并与像素电极141之间形成电场以驱动液晶分子进行画面显示，在触控时间段用于实现触控感应检测，以对显示屏上的触摸信号进行感测。

公共电极层18和像素电极层14可以采用氧化铟锡(ito)等透明导电材质制成，感应线路层21可以由mo、al、au、ag、cu等电阻率较低的金属制成。第一绝缘层17、第二绝缘层19和第三绝缘层22可以采用无机绝缘材料例如氧化硅、氮化硅、氮氧化硅等制成。

本发明实施例还提供一种上述阵列基板的制作方法，包括如下步骤：

在衬底11上制作形成多条扫描线12和多条数据线13以及多个薄膜晶体管15，所述多条扫描线12与所述多条数据线13绝缘交叉限定呈阵列分布的多个像素单元，所述多个薄膜晶体管15分别位于所述多个像素单元内；

其中，在衬底11上制作形成多条扫描线12和多条数据线13以及多个薄膜晶体管15，可以采用但不限于以下制程进行制作，例如：

先在衬底11上沉积第一金属层，并对第一金属层利用一道蚀刻制程进行图案化，制作得到扫描线12和薄膜晶体管15的栅极151；

接着在扫描线12和栅极151上沉积栅极绝缘层16，并在栅极绝缘层16上沉积一层非晶硅层，并利用一道蚀刻制程对非晶硅层进行图案化，制作得到对应位于栅极151上方的半导体层152；

然后在半导体层152及栅极绝缘层16上沉积第二金属层，并对第二金属层利用一道蚀刻制程进行图案化，制作得到数据线13和相互分离的源极153和漏极154，且源极153和漏极154分别与半导体层152的两端相接触；

接下来，请参图9a至图9j和图10a至图10l，利用一张半色调掩膜版30(half-tonemask)来制作公共电极层18和感应线路层21。

如图9a和图10a所示，在所述多个薄膜晶体管15上沉积第一绝缘层17，在第一绝缘层17上沉积公共电极层18，在公共电极层18上沉积第二绝缘层19；其中，优选地，在第一绝缘层17上沉积形成公共电极层18之后，还包括对公共电极层18进行高温烘烤，提高其稳定性和导电性。

如图9b和图10b所示，利用一道蚀刻制程对第二绝缘层19进行蚀刻，在对应于相邻两个公共电极块181之间的断开位置以及对应于导通孔191的位置去除第二绝缘层19，在第二绝缘层19的去除位置露出下方的公共电极层18。

如图9c和图10c所示，在第二绝缘层19和露出的公共电极层18上沉积感应线路层21。

如图9d和图10d所示，在感应线路层21上涂布光阻层40。本实施例中，光阻层40以正性光阻为例进行说明。

如图9e和图10e所示，利用一张半色调掩膜版(half-tonemask)30对光阻层40进行曝光，半色调掩膜版30包括不透光区30a、半透光区30b和透光区30c，半色调掩膜版30采用透光度不同的多个区域对光阻层40进行曝光处理，然后对光阻层40进行显影，光阻层40在显影后形成完全去除区域41、完全保留区域42和部分去除区域43，其中完全去除区域41对应于相邻两个公共电极块181之间的断开位置，完全保留区域42对应于每条感应线路211的延伸位置，部分去除区域43对应于光阻层40的其他区域。

如图9f和图10f所示，利用光阻层40作为遮罩，对完全去除区域41下方的感应线路层21进行湿蚀刻，去除与完全去除区域41对应的感应线路层21，并在完全去除区域41露出下方的公共电极层18。

如图9g和图10g所示，继续利用光阻层40作为遮罩，对完全去除区域41露出的公共电极层18进行湿蚀刻，去除与完全去除区域41对应的公共电极层18，这样便完成对公共电极层18的图案化，形成相互间隔且呈阵列排布的多个公共电极块181。由于在上述步骤中，对公共电极层18进行过高温烘烤，因此在本步骤中，可以利用王水对完全去除区域41露出的公共电极层18进行蚀刻，提高蚀刻效率。

如图9h和图10h所示，对光阻层40进行灰化(ashing)，部分去除区域43的光阻层40被完全去除并露出下方的感应线路层21，但是完全保留区域42仍然保留有光阻层40。

如图9i和图10i所示，对部分去除区域43露出的感应线路层21进行湿蚀刻，去除与部分去除区域43对应的感应线路层21，这样便完成对感应线路层21的图案化，形成相互间隔且平行排布的多个感应线路211。

如图9j和图10j所示，将剩余的光阻层40进行剥离，从而利用一张半色调掩膜版30完成对公共电极层18和感应线路层21的图案化制作。但是，此时每条感应线路211在其延伸方向(本实施例为竖直方向)上相邻两个公共电极块181之间是断开的。可以理解地，在其他实施例中，当触控驱动集成芯片50设置在阵列基板的左侧或右侧，而非本实施例的下侧时，每条感应线路211的延伸方向可以是水平方向，但本实施例提供的制作方法是通用的。

如图8和图10k所示，在感应线路层21上沉积第三绝缘层22，第三绝缘层22覆盖各条感应线路211，并利用一道蚀刻制程对第三绝缘层22进行蚀刻在对应每条感应线路211的断开位置的两端形成桥接孔221和在对应每个薄膜晶体管15的漏极154位置形成接触孔222，其中接触孔222还贯穿第二绝缘层19和第一绝缘层17；

如图8和图10l所示，在第三绝缘层22上沉积像素电极层14，并利用一道蚀刻制程对像素电极层14进行蚀刻形成多个像素电极141和多个导电条142，其中每个导电条142填入对应的桥接孔221中并跨接在相邻两个公共电极块181之间的断开位置，使每条感应线路211在断开位置通过所述导电条142导电连通，每个像素电极141位于对应的像素单元内且填入对应的接触孔222中与对应的薄膜晶体管15的漏极154导电连接。从而，每条感应线路211的一端通过导通孔191与公共电极层18中一个对应的公共电极块181电连接，每条感应线路211的另一端与触控驱动集成芯片50电连接，每条感应线路211的中间部分通过导电条142连通且通过第二绝缘层19与其它公共电极块181之间实现绝缘。

综上，本发明实施例提供的内嵌触控型阵列基板及制作方法，通过利用一张半色调掩膜版来制作公共电极层和感应线路层，可以减少一次曝光，缩短制程时间，降低生产成本，且不会对触控灵敏度和像素开口率造成影响。

本发明实施例还提供一种显示装置，包括上述的内嵌触控型阵列基板。其中，所述显示装置可以是液晶显示装置，且还包括彩膜基板和液晶层等部件。

以上仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。