掩模的制造方法
【专利说明】掩模的制造方法
[0001]本申请是申请日为2007年8月20日、申请号为200710142661.8 (优先权号为:US11/695, 186)、发明名称为“掩模的制造方法”的中国专利申请的分案申请。
技术领域
[0002]本发明关于一种半导体制造技术，且特别关于一种制造且使用掩模的方法。本发明还关于一种在半导体制造工艺中使相移掩模(phase-shift mask)曝光的方法与系统。
【背景技术】
[0003]在半导体制造技术中，相移掩模已被用于克服光衍射(light diffract1n)所引起的问题，且用于提升光刻的分辨率。就目前而言，在制造相移掩模的制造工艺中，于相移掩模上通过电子束或激光写入光刻工艺而产生欲供应给使用者的图案。通常，以上述系统制造单一掩模的时间约为2个小时或更久。而且，电子束或激光写入光刻工艺本身极耗费成本。
[0004]因此，业界急需一种可以缩短制造时间且降低制造成本的相移掩模(phase-shiftmask)的方法与系统。
【发明内容】
[0005]本发明一实施例提供一种掩模的制造方法。该方法包括下列步骤:提供一透明基板，该透明基板具有位于该基板上方的第一衰减层以及位于该第一衰减层上的第一图像层；在写入模式下使用第一辐射能量对该第一图像层进行第一曝光步骤；对该第一衰减层进行第一蚀刻步骤；对该透明基板进行第二蚀刻步骤，以形成沟槽于该透明基板中，且沟槽深度介于约λ/〔3χ(η-1)〕至2λ/〔3χ(η-1)〕之间，其中λ为在半导体晶片制造期间施加于掩模的辐射束的波长，且η为透明基板相对于辐射束的折射率在该第一衰减层以及该透明基板上形成第二图像层；在扫描模式下使用一光线能量以及一掩模对该第二图像层进行第二曝光步骤，其中该第二曝光步骤是紧接在形成该第二图像层后进行；以及在该第二曝光步骤之后，对该第一衰减层进行第三蚀刻步骤。
[0006]上述的掩模的制造方法，其中优选地，该基板还包括一第二衰减层位于该第一衰减层上。
[0007]上述的掩模的制造方法，其中优选地，进行该第二蚀刻步骤包括蚀刻该第二衰减层O
[0008]上述的掩模的制造方法，其中优选地，其中该第一衰减层包括硅化钼且该第二衰减层包括络。
[0009]上述的掩模的制造方法，其中优选地，其中该第一衰减层包括Cr、CrN, Mo、Nb2O5,T1、Ta、CrN, MoO3> MoN, Cr2O3> TiN, ZrN, Ti02、TaN, Ta2O5' Si02、NbN, Si3N4' ZrN, Α1203Ν、或其组合。
[0010]上述的掩模的制造方法，其中优选地，蚀刻该透明基板的步骤形成相移特征。
[0011]上述的掩模的制造方法，其中优选地，该第一辐射能量包括一电子束。
[0012]上述的掩模的制造方法，其中优选地，该第一辐射能量包括来自一光源的紫外线光束。
[0013]上述的掩模的制造方法，其中优选地，该透明基板中的所述多个沟槽之间的透明基板表面上不具有该第一衰减层。
[0014]在本发明中，因为图案化的第二衰减层的大小没有极限，且相对于第一曝光步骤所形成的IC特征而言其分辨率要求较松，因此在扫描模式下的第二曝光步骤可以达到分辨率要求并降低第二曝光步骤的时间与制造成本。
【附图说明】
[0015]图1为绘示一较佳实施例的相移掩模的制造方法流程图。
[0016]图2至图7为绘示一较佳实施例的在各种制造工艺阶段中使用图1的方法所制造的相移掩模的剖面图。
[0017]图8为绘示另一较佳实施例的相移掩模的制造方法流程图。
[0018]图9至图14为绘示一较佳实施例的在各种制造工艺阶段中使用图8的方法所制造的相移掩模的剖面图。
[0019]图15为绘示一较佳实施例的光刻系统的示意图，其中该光刻系统可以在写入模式下进行曝光工艺。
[0020]图16为绘示一较佳实施例的光刻系统的示意图，其中该光刻系统可以在扫描模式下进行曝光工艺。
[0021]图17为绘示使用图1的方法所制造的相移掩模的俯视图。
[0022]其中，附图标记说明如下:
[0023]100?方法；102?步骤；104?步骤；106?步骤；108?步骤；110?步骤；112?步骤；200?相移掩模；210?基板；220?第一衰减层；230?第二衰减层；240?第一图像层；240a?开口 ；230a?开口 ；250?光致抗蚀剂层；250a?开口 ；300?方法；302?步骤；304?步骤；306?步骤；308?步骤；310?步骤；312?步骤；400?掩模；410?基板；430?衰减层；440?第一图像层；440a?开口 ；430a?开口 ；450?第二图像层；450a?开口 ；500?电子束曝光机；510?掩模；520?基板基座；530?电子源；540?电子束；600?光刻曝光工具；610?照明模块；620?标线片；630?图案；640?图像镜头模块；650?图像；660?掩模；270?集成电路存储单元区域；470?集成电路存储单元区域。
【具体实施方式】
[0024]为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合附图，作详细说明如下。
[0025]图1为绘示一较佳实施例的相移掩模的制造方法流程图。图2至图7为绘示一较佳实施例的在各种制造工艺阶段中使用方法100所制造的相移掩模200的剖面图。参考图1至图7，对方法100与所制造的相移掩模200详述如下。
[0026]如图2所示，方法100始于步骤102 ;在步骤102中，提供依据有一基板210的掩模200 (也指标线片(reticle))、第一衰减层220、第二衰减层230、及第一图像层240。在此阶段中，上述掩模200也指掩模底版(mask blank)，将被图案化以形成一用于半导体晶片制造的相移掩模。基板210为透明并包括相对无缺陷且熔化的二氧化硅。在其它实施例中，基板210也可以包括氟化钙、或其它适合材料。
[0027]第一衰减层220置于基板210上且用于提供辐射束一个相移，其中该辐射束应用于半导体晶片制造的光刻工艺中。第一衰减层220可以具有一个厚度以至于被导向且穿透该第一衰减层220的福射束具有一相对于被导向穿透空气的福射束的相移。福射束可以是紫外线及/或其它例如是离子束、X光、远紫外光、深紫外光等辐射束、及其它适合的辐射束。在其它实施例中，第一衰减层220提供一大约180度的相移。尤其是，第一衰减层220可以具有约λ/〔2(η-1)〕的厚度，其中λ为在用于半导体晶片制造的光刻工艺中投影于掩模200的辐射束的波长，且η为第一衰减层220相对于辐射束的折射率。在其它实施例中，第一衰减层220可以提供一个介于约λ/〔3χ(η-1)〕至2λ/〔3χ (η_1)〕之间的厚度，以实现介于上述范围内的所欲的相移。第一衰减层220的穿透率可以大于O而小于I。在一实施例中，第一衰减层220的穿透率可以大于5%。第一衰减层220包括硅化钼。另外，第一衰减层