基于fpga的蜂鸣器乐曲演奏装置的制造方法
【专利摘要】一种基于FPGA的蜂鸣器乐曲演奏装置,它具有对对电路进行控制的FPGA电路；蜂鸣器驱动电路，该电路的输入端接FPGA电路的输出端；乐曲存储电路，该电路与FPGA电路相连；通信电路，该电路与FPGA电路相连，该装置设计合理、电路简单、集成度高、外围元件少、具有通信接口便于与外围设备通信，可应用于实验室蜂鸣器乐曲演奏装置。
【专利说明】
基于FPGA的蜂鸣器乐曲演奏装置
技术领域
[0001]本实用新型属于电声乐器设备或装置技术领域，具体涉及到基于FPGA的蜂鸣器乐曲演奏装置。
【背景技术】
[0002]目前，蜂鸣器在现实生活中应用很广，一般作为报警或提示使用。蜂鸣器也是电气、电子、测控专业学生经常使用的。蜂鸣器使用得当，能减少劳动。目前，在学生实践中，少不了做蜂鸣器乐曲演奏实验。然而普遍使用的蜂鸣器乐曲演奏实验电路存在下述不足:成本较高，电路复杂，相对于DSP实现蜂鸣器乐曲演奏;不具有多种通信接口、及网络连接和管理能力;抗干扰能力差，程序经常跑飞，相对于单片机实现蜂鸣器乐曲演奏;不具有多通道蜂鸣器控制电路，未考虑冗余设计。
【发明内容】
[0003]本实用新型所要解决的技术问题在于克服上述蜂鸣器乐曲演奏装置的不足，提供一种设计合理、电路简单、低成本、外围元件少、具有多种通信接口便于与外围设备交换数据的基于FPGA的蜂鸣器乐曲演奏装置。
[0004]解决上述技术问题采用的技术方案是:它具有:对电路进行控制的FPGA电路;蜂鸣器驱动电路，该电路的输入端接FPGA电路的输出端；乐曲存储电路，该电路与FPGA电路相连;通信电路，该电路与FPGA电路相连。
[0005]本实用新型的蜂鸣器驱动电路为:三极管Ql的基极通过电阻Rl接集成电路Ul的8脚、集电极接扬声器SPl的一端、发射极接地，三极管Q2的基极通过电阻R2接集成电路Ul的7脚、集电极接扬声器SP2的一端、发射极接地，三极管Q3的基极通过电阻R3接集成电路Ul的6脚、集电极接扬声器SP3的一端、发射极接地，三极管Q4的基极通过电阻R4接集成电路UI的10脚、集电极接扬声器SP4的一端、发射极接地，扬声器SPl?扬声器SP4的另一端接3V电源；三极管Ql?三极管Q4的型号为C8550。
[0006]本实用新型的FPGA电路为:集成电路Ul的143脚接晶振Yl的4脚、6脚?8脚和10脚接蜂鸣器驱动电路、28脚和30脚以及31脚接存储电路，集成电路Ul的15脚、20脚、16脚、18脚、94脚、96脚、97脚、21脚、12脚、92脚、14脚、9脚依次接连接器Jl的13脚?2脚，集成电路Ul的39脚、42脚、46脚、49脚、58脚、59脚、64脚、65脚接通信电路，集成电路Ul的17脚、26脚、40脚、47脚、56脚、62脚、81脚、93脚、117脚、122脚、130脚、139脚接3V电源，集成电路Ul的35脚、107脚、3脚、75脚接2.5V电源，集成电路Ul的37脚、109脚、I脚、73脚接1.2V电源、地端接地，晶振Yl的I脚接3V电源、3脚接地，连接器JI的I脚接地;集成电路Ul的型号为EP4CE15E22C8，晶振Yl的型号为JHY50M。
[0007]由于本实用新型采用集成电路Ul为FPGA芯片，当外部串口发送命令时，信号从通信电路输入到集成电路UI，集成电路Ul内部串口控制逻辑接收到命令数据，并对命令开始处理，若命令是乐曲演奏时:集成电路Ul启动串行存储器的时序控制逻辑，信号从集成电路U2输入到集成电路Ul，集成电路Ul处理接收到的存储器的乐曲数据，并产生驱动蜂鸣器的时序控制逻辑，若命令是读乐曲数据时:集成电路Ul启动串行存储器的时序控制逻辑，信号从集成电路U2输入到集成电路Ul，集成电路Ul启动乐曲传输逻辑，通过串口逻辑发送的乐曲数据，通过连接器J2或者连接器J3输出发送的乐曲数据，该装置设计合理、电路简单、集成度高、外围元件少、具有通信接口便于与外围设备通信，可应用于实验室蜂鸣器乐曲演奏
目.ο
【附图说明】
[0008]图1是本实用新型电气原理方框图。
[0009]图2是图1中FPGA电路的电子线路原理图。
[0010]图3是图1中通信电路和乐曲存储电路以及蜂鸣器驱动电路的电子线路原理图。
【具体实施方式】
[0011]下面结合附图和实施例对本实用新型做进一步详细说明，但本实用新型不限于这些实施例。
[0012]实施例1
[0013]在图1中，本实用新型基于FPGA的蜂鸣器乐曲演奏装置由FPGA电路、通信电路、乐曲存储电路、蜂鸣器驱动电路连接构成，FPGA电路的输出端接蜂鸣器驱动电路的输入端，FPGA电路与乐曲存储电路相连，FPGA电路与通信电路相连。
[0014]在图2中，本实施例的FPGA电路由集成电路Ul、晶振Yl、连接器Jl连接构成，集成电路Ul的型号为EP4CE15E22C8，晶振Yl的型号为JHY50M。集成电路Ul的143脚接晶振Yl的4脚、6脚?8脚和10脚接蜂鸣器驱动电路、28脚和30脚以及31脚接存储电路，集成电路Ul的15脚、20脚、16脚、18脚、94脚、96脚、97脚、21脚、12脚、92脚、14脚、9脚依次接连接器Jl的13脚?2脚，集成电路Ul的39脚、42脚、46脚、49脚、58脚、59脚、64脚、65脚接通信电路，集成电路Ul的17脚、26脚、40脚、47脚、56脚、62脚、81脚、93脚、117脚、122脚、130脚、139脚接3V电源，集成电路Ul的35脚、107脚、3脚、75脚接2.5V电源，集成电路Ul的37脚、109脚、I脚、73脚接1.2V电源、地端接地，晶振Yl的I脚接3V电源、3脚接地，连接器Jl的I脚接地。
[0015]在图3中，本实施例的蜂鸣器驱动电路由三极管Ql?三极管Q4、电阻Rl?电阻R4、扬声器SPl?扬声器SP4连接构成，三极管Ql?三极管Q4的型号为C8550。三极管Ql的基极通过电阻Rl接集成电路Ul的8脚、集电极接扬声器SPl的一端、发射极接地，三极管Q2的基极通过电阻R2接集成电路Ul的7脚、集电极接扬声器SP2的一端、发射极接地，三极管Q3的基极通过电阻R3接集成电路Ul的6脚、集电极接扬声器SP3的一端、发射极接地，三极管Q4的基极通过电阻R4接集成电路Ul的1脚、集电极接扬声器SP4的一端、发射极接地，扬声器SPI?扬声器SP4的另一端接3V电源。
[0016]在图3中，本实施例的存储电路由集成电路U2构成，集成电路U2的型号为⑶25Q16。集成电路U2的5脚和2脚、I脚、6脚依次接集成电路Ul的28脚、30脚、31脚，集成电路U2的7脚、8脚、3脚接3V电源、4脚接地。
[0017]在图3中，本实施例的通信电路由集成电路U3、集成电路U4、电阻R5、电阻R6、连接器J2、连接器J3连接构成，集成电路U3、集成电路U4的型号为MAX485。集成电路U3的I脚?4脚依次接集成电路Ul的65脚、64脚、59脚、58脚，集成电路U3的7脚接电阻R5的一端和连接J2的I脚、6脚接电阻R5的另一端和连接器J2的2脚、8脚接5V电源、5脚接地，集成电路U4的I脚?4脚依次接集成电路Ul的49脚、46脚、42脚、39脚，集成电路U4的7脚接电阻R6的一端和连接器J3的I脚、6脚接电阻R6的另一端和连接器J3的2脚、8脚接5V电源、5脚接地。
[0018]本实用新型的工作原理如下:
[0019 ]系统上电，集成电路Ul开始初始化，产生串口的时序控制逻辑，以及串行存储器的时序控制逻辑。
[0020]当外部的串口设备发送命令时:命令数据从连接器J2的I脚、2脚输入到集成电路U3的6脚、7脚。集成电路U3是电平变换芯片，命令数据从集成电路U3的I脚输入到集成电路Ul的65脚，经过集成电路Ul内部串口控制逻辑，接收命令数据，并对命令数据处理;或命令数据从连接器J3的I脚、2脚输入到集成电路U4的6脚、7脚，集成电路U4是电平变换芯片，命令数据从集成电路U4的I脚输入到集成电路Ul的49脚，经过集成电路Ul内部串口控制逻辑，接收命令数据，并对命令数据处理。
[0021 ]若命令数据是乐曲演奏时:集成电路Ul启动串行存储器的时序控制逻辑，其中，控制信号从集成电路Ul的30、31脚输入到集成电路U 2的I脚、6脚，数据信号从集成电路U2的2脚输入到集成电路UI的28脚，集成电路UI处理接收到的存储器的乐曲数据，并产生驱动蜂鸣器的时序控制逻辑，信号从集成电路Ul的6脚、7脚、8脚、10脚输出，经过电阻Rl?电阻R4、三极管Ql?三极管Q4，输出到蜂鸣器SPl?蜂鸣器SP4，
[0022]若命令数据是读乐曲数据时:集成电路Ul启动串行存储器的时序控制逻辑，控制信号从集成电路Ul的30脚、31脚输入到集成电路U 2的I脚、6脚，数据信号从集成电路U2的2脚输出，输入到集成电路Ul的28脚，集成电路Ul启动乐曲数据传输逻辑，通过串口逻辑发送的乐曲数据。一种情况，乐曲数据从集成电路Ul的58脚输出数据，输入到集成电路U3的4脚，从集成电路U3的6脚、7脚输入到连接器J2，输出发送的乐曲数据。另一种情况，乐曲数据从集成电路Ul的39脚输出数据，输入到集成电路U4的4脚，从集成电路1]4的6脚、7脚输出，输入到连接器J3，输出发送的乐曲数据。
【主权项】
1.一种基于FPGA的蜂鸣器乐曲演奏装置，其特征在于它具有: 对电路进行控制的FPGA电路； 蜂鸣器驱动电路，该电路的输入端接FPGA电路的输出端； 乐曲存储电路，该电路与FPGA电路相连； 通信电路，该电路与FPGA电路相连。2.根据权利要求1所述的基于FPGA的蜂鸣器乐曲演奏装置，其特征在于所述的蜂鸣器驱动电路为:三极管Ql的基极通过电阻Rl接集成电路Ul的8脚、集电极接扬声器SPl的一端、发射极接地，三极管Q2的基极通过电阻R2接集成电路Ul的7脚、集电极接扬声器SP2的一端、发射极接地，三极管Q3的基极通过电阻R3接集成电路Ul的6脚、集电极接扬声器SP3的一端、发射极接地，三极管Q4的基极通过电阻R4接集成电路Ul的1脚、集电极接扬声器SP4的一端、发射极接地，扬声器SPI?扬声器SP4的另一端接3V电源;三极管Ql?三极管Q4的型号为C8550o3.根据权利要求1所述的基于FPGA的蜂鸣器乐曲演奏装置，其特征在于所述的FPGA电路为:集成电路Ul的143脚接晶振Yl的4脚、6脚?8脚和10脚接蜂鸣器驱动电路、28脚和30脚以及31脚接存储电路，集成电路UI的15脚、20脚、16脚、18脚、94脚、96脚、97脚、21脚、12脚、92脚、14脚、9脚依次接连接器Jl的13脚?2脚，集成电路Ul的39脚、42脚、46脚、49脚、58脚、59脚、64脚、65脚接通信电路，集成电路Ul的17脚、26脚、40脚、47脚、56脚、62脚、81脚、93脚、117脚、122脚、130脚、139脚接3V电源，集成电路Ul的35脚、107脚、3脚、75脚接2.5V电源，集成电路Ul的37脚、109脚、I脚、73脚接1.2V电源、地端接地，晶振Yl的I脚接3V电源、3脚接地，连接器Jl的I脚接地;集成电路Ul的型号为EP4CE15E22C8，晶振Yl的型号为JHY50M。
【文档编号】G10K9/12GK205595056SQ201620310843
【公开日】2016年9月21日
【申请日】2016年4月14日
【发明人】党学立, 蔡建昌, 钟浩
【申请人】榆林学院