对半导体衬底凹陷区进行等离子体放电预处理的方法

文档序号:3366475阅读:152来源:国知局
专利名称:对半导体衬底凹陷区进行等离子体放电预处理的方法
技术领域
本发明涉及半导体制造工艺,特别涉及对半导体衬底凹陷区进行等离子体放电预处理的方法。
背景技术
应变硅技术可应用于金属氧化物半导体器件的制造工艺中,以提高形成的金属氧化物半导体器件的性能。例如,在N型金属氧化物半导体(NMOS)器件的导电沟道中施加张应力(Tensile stress),可提高该NMOS的电子迁移率,在P型金属氧化物半导体(PMOS)器件的导电沟道中施加压应力(compressive stress),可提高空穴的迁移率。传统的制作应变互补金属氧化物半导体(CMOS)器件的方法如图IA至图ID所示。如图IA所示,提供半导体衬底101,在半导体衬底101中形成的由浅沟槽隔离区 102分开的N阱与P阱。在半导体衬底101上依次形成栅材料介电层103和栅极材料层 104。如图IB所示,对栅极材料层104和栅材料介电层103进行图案化,形成NMOS器件的第一栅极104A、第一栅介电层103A和PMOS器件的第二栅极104B、第二栅介电层10!3B。 在第一栅极104A和第一栅介电层103A的侧壁上分别形成第一侧墙105A、105A,,在第二栅极104B和第二栅介电层10 的侧壁上分别形成第二侧墙105A、105A,。然后通过注入工艺形成PMOS器件的第一源/漏极106A、106A,和第二源/漏极106B、106B,
如图IC所示,通过反应离子刻蚀工艺分别在第一栅极104A两侧刻蚀第一源/漏极 106A、106A,以形成第一凹陷区111A、111A,,在第二栅极104B两侧刻蚀第二源/漏极106B、 106B,以形成第二凹陷区IllB与111B,。如图ID所示,覆盖NMOS器件区域110A,露出PMOS器件被刻蚀区域,将硅锗(SiGe) 材料沉积到第二凹陷区中,形成第一外延区107B、107B’,以使PMOS器件的第一源/漏极之间的沟道处于压缩应变之下,其中使用原位掺杂技术来外延沉积硅锗材料。然后,去除NMOS器件区域IlOA覆盖的掩膜,并遮盖PMOS器件区域110B,同时露出NMOS器件被刻蚀区域,将碳化硅(SiC)材料沉积到第一凹陷区,形成第二外延区107A、 107A’,以使NMOS器件的第二源/漏极之间的沟道处于拉伸应变之下,其中,使用原位掺杂技术来外延沉积碳化硅。即形成应变CMOS器件。一般来说,在形成凹陷区之后且在形成外延区之前,需要对凹陷区进行处理,以去除凹陷区表面的氧化物。传统工艺中,一般采用氢气在高于1000摄氏度左右的温度下进行等离子体放电处理,但是在如此高的温度下对凹陷区进行等离子体放电处理会引起硅原子的迁移,这样会使凹陷区发生形变。如图2所示,为示意性凹陷区IllA与111A’发生形变的局部放大图,凹陷区发生的形变会降低硅锗材料或碳化硅对沟道区施加的应力。如果降低等离子体放电处理时的温度,氢气又不能有效地去除凹陷区表面的氧化物。因此,需要一种方法,既能够避免由于温度过高造成的凹陷区的形变,又能够有效去除凹陷区表面的氧化物。

发明内容
在发明内容部分中引入了一系列简化形式的概念,这将在具体实施方式
部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征,更不意味着试图确定所要求保护的技术方案的保护范围。本发明提供了一种对半导体衬底凹陷区进行等离子体放电预处理的方法,其特征在于,采用含氟气体与吐的混合气体对所述半导体衬底进行预处理。优选地,所述含氟气体选自SiH2F2、SiF4或SiF3。优选地,所述SiH2F2与H2的混合气体以50(Γ2000厘米/秒的速度通过所述半导
体衬底。优选地,SiH2F2的流量为 2(T300sccm,H2 的流量为 2(T50slm。优选地,所述预处理时的温度为75(Γ850摄氏度。优选地,所述预处理时的压强为广700torr。优选地,所述预处理的时间为6(Γ120秒。优选地,所述半导体衬底是晶格方向为<100>的硅。本发明还提供了一种形成半导体器件结构的方法,包括提供半导体衬底,所述半导体衬底上具有栅极,所述半导体衬底中且在所述栅极两侧具有凹陷区;采用含氟气体与 H2的混合气体对所述凹陷区进行等离子体放电预处理;在所述凹陷区中形成SiGe或SiC。根据本发明,通过采用含氟气体与H2在低温下对凹陷区进行等离子体放电预处理,能够避免由于硅原子的迁移造成凹陷区的形变,从而保证作用于沟道区的应力达到预定值,并保证了半导体器件的可靠性,保证其良品率。


本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述,用来解释本发明的原理。在附图中,
图IA至图ID是传统的制作应变互补金属氧化物半导体器件的剖面结构示意图; 图2是凹陷区发生形变的示意图3A至3D是根据本发明一个实施例的制作应变金属氧化物半导体器件的剖面结构示意图4是根据本发明一个实施例的制作应变金属氧化物半导体器件的工艺流程图。
具体实施例方式在下文的描述中,给出了大量具体的细节以便提供对本发明更为彻底的理解。然而,对于本领域技术人员来说显而易见的是,本发明可以无需一个或多个这些细节而得以实施。在其他的例子中,为了避免与本发明发生混淆,对于本领域公知的一些技术特征未进行描述。为了彻底了解本发明,将在下列的描述中提出详细的步骤,以便说明本发明是如何来制作半导体器件结构的。显然,本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下,然而除了这些详细描述外,本发明还可以具有其他实施方式。在下列段落中参照附图以举例方式更具体地描述本发明。根据下列说明,本发明的优点和特征将更清楚。需要说明的是,附图均采用非常简化的形式且均使用非精准的比率,仅用以方便、清晰地辅助说明本发明实施例的目的。应当了解,当提到一层在另一层 “上”时,该层可以直接在上面,或者可以有一个或多个中间层。另外,还应该理解,提到一层在两个层“之间”时,它可以只是在两个层之间的层,或也可以有一个或多个中间层。如图3A至3D所示,为根据本发明一个实施例的制作应变金属氧化物半导体器件的方法。首先,如图3A所示,提供半导体衬底301,半导体衬底301可包括任何半导体材料, 此半导体材料可包括但不限于Si、SiC、SiGe, SiGeC, Ge合金、GeAs, InAs, InP,以及其它 III- V或II -VI族化合物半导体。半导体衬底还可以包括有机半导体或者如Si/SiGe、绝缘体上硅(S0I)、或者绝缘体上SiGe (SGOI)的分层半导体。所选的半导体衬底301优选为晶格方向为<100>的硅衬底,这是由于晶格方向为<100>的硅衬底的缺陷较少。在半导体衬底301上采用常规的方法形成栅介电层302和栅极303。栅介电层302的材料可包括厚度为6 100埃的二氧化硅,优选为厚度小于20埃。在其它实施例中,可包括k值大于约4的高k值电介质,可能的高k值电介质包括Τει205、TiO2, A1203、ZrO2, HfO2, Y2O3> L2O3极其铝酸盐和硅酸盐。其他适合的高k值电介质可包括铪基材料,例如HfSiOx和HfAWx。栅极303 的材料可以是含有导电材料,例如Ta、Ti、Mo、W、Pt、Al、Hf、Ru及其硅化物和氮化物,或者是掺杂的多晶硅,其它导电材料或它们的组合。然后在栅极303和栅介电层302的侧壁上形成侧墙304A和304B。然后通过离子注入工艺在半导体衬底301中形成源/漏极310A与 310B。然后,如图:3B所示,通过刻蚀工艺分别在侧墙的两侧形成凹陷区305A和305B。刻蚀工艺可采用反应离子刻蚀,例如采用含有SF6或CF4的物质与等离子体环境的反应离子刻蚀技术。根据具体的实施例来确定凹陷区305A和305B的尺寸,例如对于65纳米技术节点中的沟道来说,凹陷区305A和305B的深度a为100 1000埃,长度b为0. Γ Ο微米,宽度 (图中未示出)为0.广10微米。接下来,如图3C所示,采用含氟气体与吐的混合气体,对凹陷区305Α和305Β进行等离子体放电预处理。本实施例中,采用SH2F2与吐的混合气体对凹陷区305Α和305Β进行等离子体放电预处理。其中,SiH2F2与吐的混合气体以50(Γ2000厘米/秒的速度通过半导体衬底301的表面,SiH2F2的流量为2(T300sCCm,H2的流量为2(T50slm ;反应腔室的压强为广700torr ;温度在750、50摄氏度左右,这个温度比传统工艺所使用的温度低很多,可以避免高温引起的硅原子迁移导致凹陷区发生的形变;放电时间为6(Γ120秒,采用这个时间段,既可以完全去除凹陷区的氧化物,又不会过度地延长生产周期造成生产成本的增加。 其中,sccm是标准状态下,也就是1个大气压、25摄氏度下每分钟1立方厘米(lml/min) 的流量,slm是标准状态下,也就是1个大气压、25摄氏度下每分钟1升(lL/min)的流量, ltorr ^ 133. 32帕斯卡。在其它的实施例中,还可以采用SiF4与H2的混合气体或者SiF3 与H2的混合气体或者其它含氟的气体与吐混合而成的气体来对凹陷区进行预处理。最后如图3D所示,在凹陷区305A和305B中形成SiGe层或SiC层以形成外延区 306A 和 306B。
其中,对于PMOS器件,采用选择性沉积的方法在凹陷区306A和306B中沉积SiGe 材料。沉积SiGe材料的方法可以采用化学气相沉积法(CVD),例如是超高真空化学气相沉积法(UHVCVD)、远程等离子体化学气相沉积法(RPCVD)、低压化学气相沉积法(LPCVD)或大气压化学气相沉积法(APCVD),可使用含有SiH4或Si2H6的Si源气体和含有GeH4的Ge源气体来形成SiGe材料。可选地,可添加含有Cl、HCl、SiCl4, SiHCl3、SiH2Cl2和其组合物中的任一种的基于Cl的气体以增强选择性性能。还可以选用P型掺杂的SiGe材料,例如掺杂了硼的SiGe材料,使PMOS器件的沟道区处于压缩模式。对于NMOS器件,采用选择性沉积的方法在凹陷区06A和306B中形成SiC层。可以采用包含乙烯(或丙烷)和硅烷的源气体进行外延生长,在120(Γ1350摄氏度下形成SiC 层,生长时压力为500(Γ15000帕斯卡。还可以选用N型掺杂的SiC层,例如掺杂了磷的SiC 材料,使NMOS器件沟道区处于拉伸模式。至此,应变金属氧化物半导体器件制作完成。根据本实施例,通过采用含氟气体与吐在低温下对凹陷区进行等离子体放电预处理,例如本实施例中所描述的SiH2F2与H2的混合气体在75(Γ850摄氏度对凹陷区进行等离子体放电预处理,能够避免由于硅原子的迁移造成凹陷区的形变,从而保证作用于沟道区的应力达到预定值,并保证了半导体器件的可靠性,保证其良品率。图4是根据本发明实施例的制作应变金属氧化物半导体器件的流程图。在步骤 401中,提供半导体衬底,半导体衬底上具有栅极,半导体衬底中且在栅极两侧具有凹陷区。 在步骤402中,采用含氟气体与吐的混合气体,对凹陷区进行等离子体放电预处理。含氟气体选自SiH2F2、SiF4或SiF3中的一种。在步骤403中,在凹陷区中形成SiGe或SiC。根据如上所述的实施例制造的半导体器件可应用于多种集成电路(IC)中。根据本发明的IC例如是存储器电路,如随机存取存储器(RAM)、动态RAM (DRAM)、同步DRAM (SDRAM)、静态RAM(SRAM)、或只读存储器(ROM)等等。根据本发明的IC还可以是逻辑器件, 如可编程逻辑阵列(PLA)、专用集成电路(ASIC)、合并式DRAM逻辑集成电路(掩埋式动态随机存取存储器)、射频器件或任意其他电路器件。根据本发明的IC芯片可用于例如用户电子产品,如个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机、数码相机、手机等各种电子产品中,尤其是射频产品中。本发明已经通过上述实施例进行了说明,但应当理解的是,上述实施例只是用于举例和说明的目的,而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是,本发明并不局限于上述实施例,根据本发明的教导还可以做出更多种的变型和修改,这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
权利要求
1.一种对半导体衬底凹陷区进行等离子体放电预处理的方法,其特征在于,采用含氟气体与吐的混合气体对所述半导体衬底进行预处理。
2.如权利要求1所述的方法,其特征在于,所述含氟气体选自3让#2、31&或31&。
3.如权利要求2所述的方法,其特征在于,所述SH2F2与吐的混合气体以50(Γ2000厘米/秒的速度通过所述半导体衬底。
4.如权利要求2所述的方法,其特征在于,SiH2F2的流量为2(T300sCCm,H2的流量为 20 50slm。
5.如权利要求2所述的方法,其特征在于,所述预处理时的温度为750、50摄氏度。
6.如权利要求2所述的方法,其特征在于,所述预处理时的压强为广700torr。
7.如权利要求2所述的方法,其特征在于,所述预处理的时间为6(Γ120秒。
8.如权利要求1所述的方法,其特征在于,所述半导体衬底是晶格方向为<100>的硅。
9.一种形成半导体器件结构的方法,包括提供半导体衬底,所述半导体衬底上具有栅极,所述半导体衬底中且在所述栅极两侧具有凹陷区;采用含氟气体与压的混合气体对所述凹陷区进行等离子体放电预处理;在所述凹陷区中形成SiGe或SiC。
10.一种包含由权利要求9所述的方法形成的半导体器件结构的集成电路,其中所述集成电路选自随机存取存储器、动态随机存取存储器、同步随机存取存储器、静态随机存取存储器、只读存储器、可编程逻辑阵列、专用集成电路、掩埋式动态随机存取存储器和射频器件。
全文摘要
本发明提供了一种对半导体衬底凹陷区进行等离子体放电预处理的方法,其特征在于,采用含氟气体与H2的混合气体对半导体衬底进行预处理。本发明还提供了一种形成半导体器件结构的方法,包括提供半导体衬底,半导体衬底上具有栅极,半导体衬底中且在栅极两侧具有凹陷区;采用含氟气体与H2的混合气体对凹陷区进行等离子体放电预处理;在凹陷区中形成SiGe或SiC。根据本发明,通过采用含氟气体与H2在低温下对凹陷区进行等离子体放电预处理,能够避免由于硅原子的迁移造成凹陷区的形变,从而保证作用于沟道区的应力达到预定值,并保证了半导体器件的可靠性,保证其良品率。
文档编号C23C16/02GK102456546SQ20101052496
公开日2012年5月16日 申请日期2010年10月29日 优先权日2010年10月29日
发明者三重野文健 申请人:中芯国际集成电路制造(上海)有限公司
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