具有增强的离子化和rf功率耦合的低电阻率钨pvd的制作方法
【专利说明】具有増强的离子化和RF功率輔合的低电阻率钻PVD
[0001] 本申请是2011年06月09日申请的申请号为201180030291. 3,并且发明名称为 "具有增强的离子化和RF功率禪合的低电阻率鹤PVD"的发明专利申请的分案申请。 阳00引发明背景 发明领域
[0003] 本发明的实施例一般设及形成集成电路的方法和设备。更特别地，本发明的实施 例设及用于形成栅电极及相关层的方法和设备。
[0004] 相关技术的描述 阳〇化]集成电路可包括超过一百万种W上的微电子器件，所述微电子器件例如是晶体 管、电容器和电阻器。其中一种集成电路是场效应晶体管（例如，金属氧化物半导体场效应 晶体管，（M0SFET或M0巧），场效应晶体管形成在基板（例如半导体基板）上并且在电路中 合作执行各种功能。M0SFET晶体管包括栅极结构，该栅极结构设置在源极区与漏极区之间， 而源极区与漏极区形成在该基板内。栅极结构通常包括栅电极与栅极介电层。栅电极设置 在该栅极介电层上方，W控制位于栅极介电层下方且在源极区与漏极区之间形成的沟道区 域内的载流子的流动。为提高晶体管的速度，栅极可W是由降低栅极的电阻率的材料所制 成。
[0006] 栅极介电层可由介电材料或由具有介电常数大于4. 0的高k介电材料所形成，该 介电材料可例如是二氧化娃（Si化)，高k介电材料可例如是SiON、SiN、氧化给化f〇2)、娃酸 给化fSi化)、氮氧娃给化fSiON)、氧化错狂r〇2)、娃酸错狂rSi化）、铁酸领锁度aSrTi化或 BST)、错铁酸铅（Pb狂rTi)〇3或PZT)及诸如此类。然而应注意的是，该膜叠层可能包括由 其它材料形成的层。
[0007] 栅极叠层还可包括形成在该高k介电层上的金属层W及形成在该高k介电层上的 多晶娃层（polysiliconlayer)。所述金属层可包含铁（Ti)、氮化铁（TiN)、鹤（W)、氮化 鹤（WN)、氮娃化鹤（WSixNy)或其它金属。
[0008] 由于在后续高溫处理的处理溫度可能达到900°C或更高，而鹤（W)在后续高溫处 理中具热稳定性，因此鹤可能对于DRAM型的集成电路器件中的栅电极、字线（wordline) 及位线化itline)特别有用。此外，鹤是一种高耐火性材料，故鹤可提供良好的抗氧化性 且也可降低电阻率。经烙融且精炼后的大块鹤典型具有5. 5微欧姆-厘米（μohm-cm)的 电阻率。然而，当鹤形成薄膜时（例如小于400Λ)，电阻率可能在η至15微欧姆-厘米 之间。例如，使用过去的PVD技术形成的鹤膜通常具有11至11. 5微欧姆-厘米的电阻率， 而使用CVD技术形成的鹤膜通常具有13至15微欧姆-厘米的电阻率。
[0009] 此外，当薄膜鹤与其它材料（例如，WNi或TiN)组合时，栅极叠层的薄层电阻 (sheetresistance;Rs)可能跃升至非常高。例如，在多晶娃（polysilicon，简称poly)上 的W/WN的栅电极叠层或在多晶娃上的W/WSiyNy栅电极叠层可具有在20至25微欧姆-厘 米之间的薄层电阻化）。在其它例子中，在多晶娃上的W/WN/Ti栅极叠层可具有15微欧 姆-厘米或更高的氏，而W/TiN栅极可具有高达30至40微欧姆-厘米的氏。降低栅电极 叠层的薄层电阻可允许减少介电层厚度、降低栅极高度w及缩小栅极与位线之间的距离， 从而增进栅电极的整体切换速度。
[0010] 在常规的M0S制造方案中，基板需要在多个工具之间传递，所述工具具有禪接于 所述工具上的多个不同反应器。在多个工具之间传递基板的处理需要从一个工具的真空 环境中移出基板并且在周围环境压力下传送该基板至第二个工具的真空环境内。在周围 环境中，基板在传送期间会接触到机械性与化学性的污染物，所述污染物例如是颗粒、湿气 等等，而运些污染物可能损害将要制造的栅极结构并且可能在各层之间形成不期望的界面 层，例如形成自然氧化物（nativeoxide)。当栅极结构变得更小及/或更薄W提高器件速 度时，形成界面层或污染所带来的不利影响将更令人担忧。此外，在所述组合工具之间传递 基板所耗费的时间会降低场效应晶体管的制造产率。此外，集成电路的几何临界尺寸（CD) 渐减也对改进材料特性有着极高要求。
[0011] 因此，虽然鹤是可用于栅电极的金属，但进一步降低鹤的电阻可帮助改善栅电极 叠层的性能W及改造栅电极材料W降低整个栅电极叠层的总电阻率。因此，在所属技术领 域中需要用于形成具有改善特性的栅电极叠层的方法和设备。 阳〇1引发明概述
[0013] 在本发明的一个实施例中公开一种半导体器件。所述半导体器件包括基板及栅电 极叠层，所述基板具有源极区与漏极区，并且所述栅电极叠层位于所述基板上，并且所述栅 电极叠层在所述源极区与漏极区之间。所述栅电极叠层包括位于栅极介电层上的导电膜 层、位于所述导电膜层上的耐火金属氮化物膜层、位于所述耐火金属氮化物膜层上的含娃 膜层W及位于所述含娃膜层上的鹤膜层。
[0014] 在本发明的另一个实施例中公开一种形成栅电极叠层的方法。所述方法包括：在 处理腔室内放置基板，其中所述基板包括源极区与漏极区、在所述源极区与所述漏极区之 间的栅极介电层W及位于所述栅极介电层上的导电膜层。所述方法还包括在所述导电膜层 上沉积耐火金属氮化物层、在所述耐火金属氮化物层上沉积含娃膜层，W及在所述含娃膜 层上沉积鹤膜层。
[0015] 在本发明的另一个实施例中公开一种沉积鹤薄膜的方法。所述方法包括：使用射 频（R巧功率供应器或直流值C)功率供应器在腔室的处理区域内形成等离子体，所述射频 功率供应器或直流功率供应器禪接至所述腔室内的祀材，所述祀材具有第一表面及第二表 面，所述第一表面与所述腔室的处理区域接触，并且所述第二表面为所述第一表面的相反 面；输送能量至腔室的处理区域内所形成的等离子体，其中所述输送能量的步骤包括自射 频功率供应器输送射频功率至祀材或自直流功率供应器输送直流功率至所述祀材。所述方 法还包括绕着所述祀材的中屯、点旋转磁控管，其中所述磁控管设置在所述祀材的第二表面 的邻近处，所述磁控管包括外侧磁极与内侧磁极，所述外侧磁极包括多个磁体并且所述内 侧磁极包括多个磁体，其中所述外侧磁极与所述内侧磁极形成封闭回路式磁控管组件，且 其中由所述外侧磁极所产生的磁场与由所述内侧磁极所产生的磁场的比值在约1. 56至约 0. 57之间。此外，所述方法包括加热所述腔室内的基板支撑件、利用射频功率供应器偏压所 述基板支撑件，W及在基板上沉积鹤膜层，所述基板置于所述腔室内的所述基板支撑件上。
[0016] 在本发明的另一个实施例中公开一种等离子体处理腔室。所述处理腔室包括祀 材、射频功率供应器或直流功率供应器、接地且被加热的挡板W及基板支撑件，其中所述 祀材具有第一表面及第二表面，所述第一表面与处理区域接触，并且所述第二表面为所述 第一表面的相反面；所述射频或直流功率供应器禪接至所述祀材；所述接地且被加热的挡 板至少部分地包围所述处理区域的一部分，并且所述挡板电性禪接至接地；W及所述基板 支撑件具有基板接收表面，所述基板接收表面设置在所述祀材下方，所述基板支撑件进一 步包括电极，所述电极设置在所述基板接收表面的下方。所述处理腔室还包括盖环、沉积环 W及基座接地组件，其中所述沉积环设置在所述基板支撑件的一部分的上方，其中在处理 期间所述盖环置于所述沉积环的一部分上；且其中所述基座接地组件设置在所述基板支撑 件的下方，并且所述基座接地组件包括板，所述板具有U形部，所述U形部延伸于基板支撑 组件与所述接地挡板的环支撑部之间。此外，所述处理腔室还包括磁控管，所述磁控管设置 于所述祀材的所述第二表面的邻近处，其中所述磁控管包括外侧磁极与内侧磁极，所述外 侧磁极包括多个磁体并且所述内侧磁极包括多个磁体；其中所述外侧磁极与所述内侧磁极 形成封闭回路式磁控管组件，其中所述外侧磁极与所述内侧磁极各自建立磁场，由所述外 侧磁极所产生的磁场与由所述内侧磁极所产生的磁场的比值在约1. 56至约0. 57之间。
[0017] 附图简要说明
[0018] 因此，可详细理解本发明的上述特征的方式，可参考本发明的实施例获得上文简 要概述的本发明的更具体描述，部分实施例图示于附图中。然而应注意的是，附图仅图示本 发明的典型实施例，因此不应视为对本发明的范围的限制，因为本发明可允许其它同等有 效的实施例。
[0019] 图1A表示在DRAM存储器中的动态存储单元的电路图。
[0020] 图1B表示根据本发明一个实施例的栅电极叠层。
[0021] 图2表示根据本发明一个实施例的形成栅电极叠层的方法的处理图。
[0022] 图3表示根据本发明一个实施例的用于形成栅电极叠层的平台系统，该平台系统 具有多个腔室。
[0023] 图4A表示根据本发明一个实施例的腔室的截面图。
[0024] 图4B表示根据本发明一个实施例的腔室的等距视图。
[00巧]图5表示根据本发明一个实施例的处理套件的部分截面图。
[0026] 图6表示根据本发明一个实施例的阻抗控制器的示意图。
[0027] 图7表示根据本发明一个实施例的磁控管的部分俯视图。
[0028] 为帮助理解，在可能的情况下，可使用相同标号来表示各附图中共有的相同元件。 预期一个实施例中公开的元件可有利地应用于其它实施例中而不需进一步详述。
[0029] 具体描述
[0030] 本发明一般提供一种具有降低的薄层电阻αυ的栅电极叠层结构W及形成该栅 电极叠层结构的方法和设备。在一个实施例中，可形成该栅电极叠层结构W用于存储器类 型的半导体器件，所述半导体器件诸如是DRAM型的集成电路。
[0031] 现回到图1A，图1A表示诸如可用于DRAM存储器中的单晶体管单元的电路图。该单 晶体管存储单元包括存储电容器10及选择晶体管20。在此情况中，该选择晶体管20作为 场效应晶体管形成且具有第一源/漏电极21W及第二源/漏电极23,并且有源区（active region) 22设置在第一源/漏电极21与第二源/漏电极23之间。位于该有源区22上方是 栅极绝缘层（或介电层）24与栅电极25,栅极绝缘层（或介电层）24与栅电极25共同作 为平板式电容器并且影响该有源区22内的电荷密度，W便在第一源/漏电极21与第二源 /漏电极之间形成或阻断电流传导通道。
[0032] 该选择晶体管20的第二源/漏电极23经由连接线14而连接至存储电容器10的 第一电极11。该存储电容器10的第二电极12进而连接至电容板15,该电容板15可供DRAM 存储单元配置的多个存储电容器共享。该选择晶体管20的第一电极21进一步连接至位线 16,使得W电荷形式存储在存储电容器10中的信息可被读写。在此情况中，经由字线17控 制上述的读写操作，所述字线17连接至选择晶体管20的栅电极25。通过施加电压W在第 一源/漏电极21与第二源/漏电极23之间的有源区22内产生电流传导通道可发生该读 写操作。
[0033] 不同类型的电容器可用来作为DRAM型存储单元值RAM type memcxry cell)中的 电容器10,所述电容器10例如