专利名称:电路导线结构与微机电系统的制作方法
技术领域:
本发明涉及一种电路导线结构与一种微机电系统(MEMS, Micro-Electro-Mechanical System),在该微机电系统中,微机电结构通过最低阶区域金 属连线与微电子电路耦接,而该最低阶区域金属连线与接触窗栓柱是处于同一位阶的金
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背景技术:
微机电元件有各种应用,例如微声压传感器、陀螺仪、加速度计等。大部份的微机 电元件必须和其它微电子电路作整合。如图IA平面图所示,微机电系统2包含CMOS电路 6和微机电结构8,此微机电系统2例如是陀螺仪。微机电结构8通过第一阶或更上阶金属 连线16A/16B与CMOS电路6耦接。图中14是接触窗栓柱(contact),图中18是介层栓柱
(via) ο现在参考图1B,图IB是沿图IA的A-A’方向的剖面图。场效晶体管形成于半导 体基板20上,其包含有栅介电层22、栅极24与源极/漏极26。在半导体基板20的介电层 27内形成接触窗以露出源极与漏极,接触窗内则填充有接触窗栓柱14,接着在栓柱上方形 成第一阶金属连线30,微机电结构的一部份34则通过该第一阶金属连线30或更上阶金属 连线与场效晶体管耦接。可以发现,该第一阶金属连线30跟接触窗栓柱14是处于不同位 阶的金属第一阶金属连线30比接触窗栓柱14至少高一阶。如众所周知,微机电结构必须在金属结构之间产生空腔(cavity),如图IB的 36A/36B所示。36A/36B是空腔,其原为金属结构之间的绝缘层,在制作微机电元件时该绝 缘层被掏空,导至微机电结构悬浮。但随着微机电结构的制作,金属连线30或其更上阶金 属连线也成为悬浮,而悬浮的金属连线可能造成场效晶体管-微机电结构整合系统的不稳 定,长期将发生可靠性问题。此问题不仅在微机电元件中会发生,也存在于以空气作为低介 电常数绝缘层的CMOS集成电路中。因此,需要一种更稳固的电路导线结构,可应用于微机电系统中、或以空气作为低 介电常数绝缘层的CMOS集成电路中。
发明内容
本发明的目的在于克服现有技术的不足与缺陷,提出一种电路导线结构、以及一 种微机电系统,以解决前述问题。为达上述目的,就本发明的其中一个观点而言,提供了一种微机电系统,包含一 个基板;位在该基板上的至少一个晶体管,该晶体管与一接触窗栓柱电性连接;至少一个 微机电元件;以及一与该接触窗栓柱同位阶的最低阶区域连线,该微机电元件经由该最低 阶区域连线跟该晶体管耦接。为达上述目的,就本发明的另一个观点而言,提供了一种电路导线结构,包含一 个基板;位在该基板上的至少一个晶体管,该晶体管与一接触窗栓柱电性连接;以及一与
4该接触窗栓柱同位阶的最低阶区域连线。以上微机电系统与电路导线结构中,该最低阶区域连线与基板绝缘的方式例如可 为在最低阶区域连线与基板之间设置氮化硅或氮氧化硅绝缘层;或在基板中设置与基板 传导型态相反的井区;或在最低阶区域连线与基板之间设置包含复晶硅图案和介电图案的
复合层。下面通过具体实施例详加说明,当更容易了解本发明的目的、技术内容、特点及其 所达成的功效。
图1A-1B为现有技术;
图2-6标出本发明的第一个实施例
图7标出本发明的第二个实施例;
图8标出本发明的第三个实施例。
图中符号说明
2微机电系统
6CMOS电路
8微机电结构
14接触窗栓柱
16A//16B第一阶或更上阶金属连
18介层栓柱
20半导体基板
22栅介电层
24栅极24
26源极/漏极
27/28介电层
30第一阶金属连线
34微机电结构的一部份
36A//36B空腔
50半导体硅基板
54A//52A栅极/栅介电层
54B//52B复晶硅图案/氧化硅图
56源极或漏极
58介电层
60保护层
62接触窗
64沟槽
66接触窗栓柱
68最低阶区域金属连线
70第--阶金属连线
72微机电结构
80N+井区
82N-井区
84绝缘层
40悬浮结构
具体实施例方式本发明中的图式均属示意,主要意在表示制程步骤以及各层之间的上下次序关 系,至于形状、厚度与宽度则并未依照比例绘制。首先说明本发明的第一实施例。请参阅图2,在本实施例中首先提供一个半导体 晶圆基板50,例如,P型硅基板。接着在基板50的CMOS电路区域上以标准MOS制程制作 场效晶体管,该场效晶体管含有栅介电层52A、栅极54A和源极/漏极56。同时在微机电元 件区域形成包含图案52B和图案54B的复合层。栅介电层52A和图案52B的材料例如是氧 化硅、栅极54A和图案54B的材料例如是复晶硅。视场效晶体管的元件结构而定,栅介电层 52A和图案层52B的材料亦可以是高介电常数材料。图案52B的复晶硅宜不含任何掺杂质。栅介电层52A是热氧化硅基板50而成,厚度例如在10到100埃。栅极54A是用 传统的微影技术再配合活性离子式等离子蚀刻技术蚀刻复晶硅而成,复晶硅是以低压化学 气相沉积法(Low PressureChemical Vapor Deposition ;LPCVD)形成,一般较佳的厚度在 1000到3000埃之间。参考图3,沉积一层介电层58,并可根据需要而选择性的形成一层较薄的保护层 60,并对所述介电层58施行平坦化处理,例如化学机械式磨光技术(Chemical Mechanical Polishing5CMP)或热流整技术。该介电层58可以是利用低压化学气相沉积法形成的无搀 杂的二氧化硅,其厚度介于3000埃到8000埃之间。所述介电层58也可以是是利用大气压 化学气相沉积法或次大气压化学气相沉积法形成的硼磷掺杂二氧化硅或磷掺杂二氧化硅, 其厚度介于3000到8000埃之间。保护层60则是利用低压化学气相沉积法或是等离子增 强式化学气相沉积法形成的氮化硅,其厚度介于100到500埃之间。由于保护层60需能阻 挡后续形成微机电元件步骤所用的蚀刻剂,例如HF,其蚀刻特性必需迥异于该介电层58。现在参考图4与图5。依序以微影与蚀刻等技术在场效晶体管区域的介电层内形 成接触窗62 (contact hole),在微机电元件区域的该介电层内则形成沟槽64 (trench),如 图4所示。蚀刻技术可以是非等向性等离子蚀刻技术。接触窗62会露出源极或漏极56。 形成沟槽64时,沟槽底部是微机电元件区域的氧化硅图案52B和复晶硅图案54B。沟槽64 是预备形成最低阶区域金属连线的位置,氧化硅图案52B和复晶硅图案54B则作为后续最 低阶区域金属连线与半导体晶圆基板之间的绝缘。接着,在接触窗62内形成接触窗栓柱66 以跟该半导体基板50 (源极或漏极56)接触,在沟槽64内则形成最低阶区域金属连线68, 如图5所示。微机电系统将以该最低阶区域金属连线68作为微机电结构区的导线,并延伸 至CMOS电路区中与晶体管耦接。此最低阶区域金属连线68并非图IB现有技术中的第一 阶金属连线30,而是与接触窗栓柱66同位阶(亦即金属连线68和接触窗栓柱66是以相同 材质在同一步骤中制成)。栓柱66与最低阶区域金属连线68的材料可以是钨、铝、铜或其 合金,制作方法可以是镶嵌式技术(damascene)或等离子蚀刻技术。
参考图6。接着,在该最低阶区域金属连线68的上方形成第一阶金属连线70与微 机电结构72。该微机电结构72通过该最低阶区域金属连线68跟该晶体管耦接。当然,除 了第一阶金属连线70,在该最低阶区域金属连线68的上方可以再形成第二阶金属连线,第 三阶金属连线与第四阶金属连线,金属层数目可以更多,图标仅是举例而已。另外,制作微 机电结构72和金属连线的步骤并无绝对的先后次序,本实施例的微机电结构的制作是在 第一阶金属连线之后,但依据微机电元件的种类或制程等需求,微机电结构的制作亦可在 第一阶金属连线之前。要特别说明的是,微机电结构72使用最低阶区域金属连线68作为其与CMOS电路 区域耦接的导线结构,此最低阶区域金属连线68并非现有技术中的第一阶金属,而是与接 触窗栓柱同位阶。由于其贴近基板50,因此可称为基板位阶的内连线结构(substrate-lev elinterconnection)。在此种结构设计下,微机电结构区中的导线结构不致悬浮,故较现有 技术更为稳固。图7用于说明第二个实施例。第二个实施例跟第一个实施例的差异在于,最低阶 区域金属连线68与半导体晶圆基板50之间的绝缘方式不同。如图7所示,假设基板50为 P型基板,则可使用N+/N-井区80/82来作为绝缘。N+/N-井区80/82可用砷或磷离子布植 而成,视所欲的接面效果而定,N+离子布值剂量例如可约在1E15到1E17原子/平方厘米 之间,N-离子布值剂量例如可约在1E13到1E15原子/平方厘米之间。当然,若基板为其 它类型的基板,则井区的掺杂型态与浓度可以变换。图8则公开了第三个实施例,第三个实施例跟第一个实施例的差异同样是在于最 低阶区域金属连线68与半导体晶圆基板50之间的绝缘方式不同。如图8所示,本实施例利 用一绝缘层84来作为绝缘,且最低阶区域金属连线68与该绝缘层84相接触而未悬浮。绝 缘层84例如可为低压化学气相沉积法或是等离子增强式化学气相沉积法形成的氮化硅, 其厚度介于100到1000埃之间。氮氧化硅对氧化硅的蚀刻选择率(etch selectivity)也 不差,亦能作为绝缘之用。前述各实施例中,以最低阶区域金属连线68作为导线结构的方式,也可应用于以 空气作为低介电常数绝缘层的CMOS集成电路中。以上已针对较佳实施例来说明本发明,只是以上所述,仅为使本领域技术人员易 于了解本发明的内容,并非用来限定本发明的权利范围。对于本领域技术人员,当可在本发 明精神内,立即思及各种等效变化。举例而言,以上所述各实施例中的材料、金属层数、蚀刻 方式皆为举例,还其它有各种等效变化的可能。故凡依本发明的概念与精神所为之均等变 化或修饰,均应包括于本发明的权利要求书的范围内。
权利要求
一种微机电系统,其特征在于,包含一个基板;位在该基板上的至少一个晶体管,该晶体管与一接触窗栓柱电性连接;至少一个微机电元件;以及一与该接触窗栓柱同位阶的最低阶区域连线,该微机电元件经由该最低阶区域连线跟该晶体管耦接。
2.如权利要求1所述的微机电系统,其中,该晶体管包含栅介电层、栅极、源极与漏极, 该源极与漏极之一与该接触窗栓柱电性连接。
3.如权利要求1所述的微机电系统,其中,该最低阶区域连线材料包含金属。
4.如权利要求2所述的微机电系统,其中,该最低阶区域连线的金属材料包含钨、铝、 铜或其合金。
5.如权利要求2所述的微机电系统,其中,该最低阶区域连线的金属是利用镶嵌式技 术或等离子蚀刻技术形成。
6.如权利要求1所述的微机电系统,其中,还包含有一绝缘层,位于该最低阶区域连线 与该基板之间,且该最低阶区域连线与该绝缘层相接触而未悬浮。
7.如权利要求6所述的微机电系统,其中,该绝缘层材料选自氮化硅或氮氧化硅。
8.如权利要求1所述的微机电系统,其中,该基板在该最低阶区域连线正下方处设有 至少一个井区。
9.如权利要求8所述的微机电系统,其中,该半导体井区包含与基板传导型态相反的 淡掺杂区,以及位于淡掺杂区中的浓掺杂区。
10.如权利要求1所述的微机电系统,其中,还包含有一复合层,位于该最低阶区域连 线与该基板之间,此复合层包含一上方复晶硅图案与一下方介电图案。
11.如权利要求10所述的微机电系统,其中,该复晶硅图案无掺杂,且该介电图案材料 选自氧化硅与高介电常数材料。
12.—种电路导线结构,其特征在于,包含一个基板;位在该基板上的至少一个晶体管,该晶体管与一接触窗栓柱电性连接;以及与该接触窗栓柱同位阶且相同材料的最低阶区域连线。
13.如权利要求12所述的电路导线结构,其中,该最低阶区域连线材料包含金属。
14.如权利要求13所述的电路导线结构,其中,该最低阶区域连线的金属材料包含钨、 铝、铜或其合金。
15.如权利要求12所述的电路导线结构,其中,该最低阶区域连线的金属是利用镶嵌 式技术或等离子蚀刻技术形成。
16.如权利要求12所述的电路导线结构,其中,还包含有一绝缘层,位于该最低阶区域 连线与该基板之间。
17.如权利要求16所述的电路导线结构,其中,该绝缘层材料选自氮化硅或氮氧化硅。
18.如权利要求12所述的电路导线结构,其中,该基板在该最低阶区域连线正下方处 设有至少一个井区。
19.如权利要求18所述的电路导线结构,其中,该半导体井区包含与基板传导型态相反的淡掺杂区,以及位于淡掺杂区中的浓掺杂区。
20.如权利要求12所述的电路导线结构,其中,还包含有一复合层,位于该最低阶区域 连线与该基板之间,此复合层包含一上方复晶硅图案与一下方介电图案。
21.如权利要求20所述的电路导线结构,其中,该复晶硅图案无掺杂,且该介电图案材 料选自氧化硅与高介电常数材料。
全文摘要
本发明涉及一种电路导线结构与微机电系统,该微机电系统包含一个基板;位在该基板上的至少一个晶体管,该晶体管与一接触窗栓柱电性连接;至少一个微机电元件;以及一与该接触窗栓柱同位阶的最低阶区域连线,该微机电元件经由该最低阶区域连线跟该晶体管耦接。该电路导线结构包含一个基板;位在该基板上的至少一个晶体管,该晶体管与一接触窗栓柱电性连接;以及与该接触窗栓柱同位阶且相同材料的最低阶区域连线。
文档编号B81B7/02GK101870445SQ200910134749
公开日2010年10月27日 申请日期2009年4月22日 优先权日2009年4月22日
发明者徐新惠, 李昇达, 王传蔚 申请人:原相科技股份有限公司