Mems器件及其制作方法

Mems器件及其制作方法
【专利摘要】一种MEMS器件及其制作方法，MEMS器件制造方法包括：提供第一半导体衬底和第二半导体衬底，第一半导体衬底中形成有CMOS控制电路；在第一半导体衬底上形成第一介质层，第一介质层中具有第一金属互连结构，第一金属互连结构与CMOS控制电路相连；在第一介质层上形成牺牲层和覆盖牺牲层的键合层；将第二半导体衬底与键合层键合在一起；形成贯穿第二半导体衬底与键合层的第一通孔；在第一通孔的侧壁形成隔离层；在第一通孔中形成导电插塞，导电插塞与第一金属互连结构相连；形成第二金属互连结构，第二金属互连结构将第二半导体衬底和导电插塞的上端相连；释放出MEMS器件的可动电极。形成的MEMS器件的集成度高。
【专利说明】MEMS器件及其制作方法

【技术领域】
[0001]本发明涉及半导体制造领域，特别涉及一种MEMS器件及其制作方法。

【背景技术】
[0002]MEMS (Micro Electro Mechanical System,微机电装置)技术是今年来高速发展的一项高新技术，是对微米/纳米(micro/nanotechnology)材料进行设计、加工、制造、测量和控制的技术。MEMS装置主要是由机械构件、光学系统、驱动部件、电控系统集成为一个整体单元的微型系统。MEMS技术通常应用在微机电器件的制作，所述微机电器件包括--位置传感器、旋转装置或者惯性传感器等，所述惯性传感器例如加速度传感器、陀螺仪和声音传感器等。
[0003]现有技术利用MEMS技术在一个半导体衬底上制作微机电器件(MEMS器件)，然后利用CMOS技术在另一半导体衬底上制作控制电路，然后利用引线框架(Leadframe)将控制电路与微机电器件电连接，从而形成微机电装置。因此，现有的微机电装置需要利用两个半导体芯片制作，从而使得现有的微机电装置的成本较高。通常，含有控制电路的半导体衬底与形成有微机电器件的半导体衬底是并列排布在引线框架内，因此，现有的微机电装置的体积较大，从而微机电装置的集成度不高，无法满足应用中便携性的要求。


【发明内容】

[0004]本发明解决的问题是如何提高MEMS器件的集成度。
[0005]为解决上述问题，本发明技术方案提供一种MEMS器件的制作方法，包括:提供第一半导体衬底和第二半导体衬底，所述第一半导体衬底中形成有CMOS控制电路,所述第二半导衬底包括第一区域和第二区域；在第一半导体衬底上形成第一介质层，所述第一介质层中具有第一金属互连结构，第一金属互连结构与CMOS控制电路相连；在部分第一介质层上形成牺牲层；形成覆盖第一介质层和牺牲层的键合层；将第二半导体衬底与键合层键合在一起；形成贯穿第二半导体衬底的第一区域与键合层的若干第一通孔，第一通孔暴露出第一金属互连结构的表面；在第一通孔的侧壁和第二半导体衬底表面形成隔离层；在第一通孔中填充导电材料，形成导电插塞，导电插塞的下端与第一金属互连结构相连；在隔离层中形成第二金属互连结构，第二金属互连结构的一端与第二半导体衬底的第一区域相连，第二金属互连结构的另一端与导电插塞的上端相连；形成贯穿第二半导体衬底的第二区域和部分键合层的若干第二通孔，沿第二通孔去除所述第二半导体衬底的第二区域底部的牺牲层，形成空腔，释放出MEMS器件的可动电极。
[0006]可选的，所述隔离层的材料为氧化硅。
[0007]可选的，隔离层的形成工艺为化学气相沉积。
[0008]可选的，所述键合层的材料为氧化硅，牺牲层的材料为无定形碳。
[0009]可选的，所述键合工艺为直接键合。
[0010]可选的，第一通孔的侧壁为倾斜侧壁，且第一通孔的开口的宽度大于第一通孔底部的宽度。
[0011]可选的，所述第一通孔的侧壁与第一半导体衬底表面的夹角为80?90度。
[0012]可选的，所述第一通孔的形成工艺为等离子体刻蚀。
[0013]可选的，所述导电材料为掺杂的多晶硅、铜、铝或钨。
[0014]可选的，在释放MEMS器件的可动电极后，还包括，在可动电极上形成盖帽层。
[0015]可选的，在将所述第二半导体衬底与键合层键合在一起之后，对所述第二半导体衬底进行减薄。
[0016]可选的，减薄后的第二半导体衬底的厚度为5?50微米。
[0017]可选的，所述第一半导体衬底和第二半导体衬底的材料为单晶硅。
[0018]本发明技术方案还提供了一种MEMS器件的制作方法，包括:提供第一半导体衬底和第二半导体衬底，所述第一半导体衬底中形成有CMOS控制电路，所述第二半导衬底包括第一区域和第二区域；在半导体衬底上形成第一金属互连结构，第一金属互连结构与CMOS控制电路相连；形成覆盖所述第一半导体衬底和第一金属互连结构的第一介质层；在所述第一介质层中形成空腔；将所述第二半导体衬底与第一介质层键合在一起；形成贯穿所述第二半导体衬底的第一区域和部分第一介质层的若干第一通孔，所述第一通孔暴露出第一金属互连结构的表面；在所述第一通孔的侧壁和第二半导体衬底表面形成隔离层；在第一通孔中填充导电材料，形成导电插塞，导电插塞的下端与第一金属互连结构相连；在所述隔离层中形成第二金属互连结构，所述第二金属互连结构的一端与第二半导体衬底的第一区域相连，第二金属互连结构的另一端与导电插塞的上端相连；形成贯穿第二半导体衬底的第二区域的若干第二通孔，释放出MEMS器件的可动电极，所述可动电极位于空腔上方。
[0019]可选的，所述隔离层的材料为氧化硅。
[0020]可选的，所述空腔的深度为0.05?5微米。
[0021]本发明技术方案还提供了一种MEMS器件,包括:第一半导体衬底,所述第一半导体衬底中形成有CMOS控制电路；位于第一半导体衬底上的第一介质层，所述第一介质层中具有第一金属互连结构，第一金属互连结构与CMOS控制电路相连；位于第一介质层上的键合层，所述键合层中具有空腔；第二半导体衬底，所述第二半导衬底包括第一区域和第二区域，第二半导体衬底与键合层键合在一起；位于第二半导体衬底第二区域中的可动电极，且可动电极位于空腔上方；贯穿所述第二半导体衬底的第一区域与键合层的若干第一通孔，所述第一通孔暴露出第一金属互连结构的表面；位于第一通孔的侧壁和第二半导体衬底表面的隔离层；填充第一通孔的导电插塞，导电插塞的下端与第一金属互连结构相连；位于隔离层中的第二金属互连结构，所述第二金属互连结构的一端与第二半导体衬底的第一区域相连，第二金属互连结构的另一端与导电插塞的上端相连。
[0022]本发明技术方案还提供了一种MEMS器件,包括:第一半导体衬底,所述第一半导体衬底中形成有CMOS控制电路；位于第一半导体衬底上的第一金属互连结构，第一金属互连结构与CMOS控制电路相连；覆盖第一金属互连结构和第一半导衬底的第一介质层，第一介质层中具有空腔；第二半导体衬底，所述第二半导衬底包括第一区域和第二区域，第二半导体衬底与第一介质层键合在一起；位于第二半导体衬底第二区域中的可动电极，所述可动电极位于空腔上方；贯穿所述第二半导体衬底的第一区域的若干第一通孔，所述第一通孔暴露出第一金属互连结构的表面；位于第一通孔的侧壁和第二半导体衬底表面的隔离层；填充第一通孔的导电插塞，导电插塞的下端与第一金属互连结构相连；位于隔离层中的第二金属互连结构，所述第二金属互连结构的一端与第二半导体衬底的第一区域相连，第二金属互连结构的另一端与导电插塞的上端相连。
[0023]与现有技术相比，本发明的技术方案具有以下优点:
[0024]本发明的MEMS器件的形成方法，首先在第一半导体衬底上形成CMOS控制电路，然后将第二半导体衬底和第一半导体衬底键合，在第二半导体衬底中形成MEMS器件的可动电极，从而提高MEMS器件的集成度。另外，通过在第二半导体衬底中形成第一通孔，在第一通孔侧壁形成隔离层，在第一通孔中形成导电插塞，通过导电插塞、第一金属互连结构和第二金属互连结构实现CMOS控制电路和MEMS器件相连，不但减小了接触电阻，而且有利于MEMS器件和CMOS控制电路集成化制作。
[0025]进一步，所述第一通孔的侧壁为倾斜侧壁，且第一通孔的开口的宽度大于第一通孔底部的宽度，所述第一通孔的侧壁与第一半导体衬底表面的夹角为80?90度，由于第一通孔的深度较深，因此在后续在第一通孔的侧壁形成隔离层在第一通孔内形成导电材料时，能防止沉积隔离层材料和导电材料时堵塞第一通孔的开口。
[0026]相应的，本发明的MEMS器件具有较高的集成度。

【专利附图】

【附图说明】
[0027]图1?图8为本发明第一实施例MEMS器件的形成过程的剖面结构示意图；
[0028]图9?图13为本发明第二实施例MEMS器件的形成过程的剖面结构示意图。

【具体实施方式】
[0029]现有技术的微机电装置采用两个半导体衬底制作，其中一个半导体衬底用于制作控制电路，另一个半导体衬底用于制作MEMS器件，然后将两个半导体衬底并列排布在引线框架内，并通过引线键合实现控制电路和MEMS器件的电连接，因此，现有的微机电装置的体积较大，从而微机电装置的集成度不高，无法满足应用中便携性的要求。并且，采用引线键合的方式电连接控制电路和MEMS器件时，容易造成接触点处的接触不良，提高了接触电阻，不利于微机电装置性能的提高。
[0030]因此，发明人提供了一种MEMS器件及其形成方法，在形成MEMS器件时，现在第一半导体衬底上形成CMOS控制电路，然后将第二半导体衬底和第一半导体衬底键合，在第二半导体衬底中形成MEMS器件的可动电极，从而提高MEMS器件的集成度。另外，通过在第二半导体衬底中形成第一通孔，在第一通孔侧壁形成隔离层，在第一通孔中形成导电插塞，导电插塞通过第一金属互连结构和第二金属互连结构分别于CMOS控制电路和MEMS器件相连，减小了接触电阻。
[0031]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
[0032]第一实施例
[0033]图1?图8为本发明第一实施例MEMS器件的形成过程的剖面结构示意图。
[0034]首先，请参考图1，提供第一半导体衬底200，所述第一半导体衬底200中形成有CMOS控制电路(图中未不出);在第一半导体衬底200上形成第一介质层201,所述第一介质层201中具有第一金属互连结构203，第一金属互连结构203与CMOS控制电路相连；在部分第一介质层201上形成牺牲层23 ;形成覆盖所述第一介质层201和牺牲层23的键合层202。
[0035]所述第一半导体衬底200的材料为单晶硅(Si )、单晶锗(Ge )、或硅锗(GeSi )、碳化娃(SiC);也可以是绝缘体上娃(SOI),绝缘体上锗(GOI);或者还可以为其它的材料,例如砷化镓等II1- V族化合物。本实施例中，所述第一半导体衬底200的材料为单晶硅。
[0036]第一半导体衬底200中形成有CMOS控制电路，所述CMOS控制电路用于给MEMS器件提供控制信号，并接受和处理MEMS器件产生的电信号。所述CMOS控制电路采用现有的CMOS制作工艺形成。
[0037]在第一半导体衬底200上形成CMOS控制电路后，在所述半导体衬底200上形成第一介质层201，第一介质层201覆盖所述CMOS控制电路，所述介质层的材料可以为氧化硅、氮化娃、低K介电材料或其他合适的材料等。第一介质层201中形成有第一金属互连结构203，第一金属互连结构203与CMOS控制电路电连接，所述第一金属互连结构203可以为单层金属互连层，第一金属互连结构203也可以为金属插塞和金属互连层构成。在本发明的其他实施例中，所述第一金属互连结构也可以有部分位于第一介质层上。
[0038]后续在去除所述牺牲层23后形成MEMS器件的空腔，然后可以在空腔上制作MEMS器件的可动电极。所述牺牲层23的形成过程为:首先，形成覆盖所述第一介质层201和第一金属互连结构203的牺牲薄膜；然后刻蚀去除部分所述牺牲薄膜，剩余的牺牲薄膜作为牺牲层23。
[0039]本实施例中，在形成牺牲层23后，然后形成覆盖所述第一介质层201和牺牲层23的键合层202，牺牲层23表面是被部分键合层202覆盖，后续将第二半导体衬底和键合层202键合时，第二半导体衬底和键合层23之间键合后更加的牢固。
[0040]所述键合层202的材料和牺牲层23的材料为具有不同刻蚀选择比的材料，本实施例中，所述键合层202的材料为氧化硅，牺牲层23的材料为无定形碳。所述键合层202的材料为氧化硅，不仅提高后续键合时的键合效率和键合后的牢固度，而且在去除牺牲层23形成空腔时，对键合层202的刻蚀速率较低，不会对第二半导体衬底和键合层23的界面造成损害。需要说明的是，所述牺牲层23和键合层202还可以为其他合适的材料。
[0041]所述牺牲层23的厚度为0.05?50微米，后续形成的空腔的深度为0.05?50微米，满足MEMS器件的需求。相应的，键合层202的厚度要大于牺牲层23的厚度。
[0042]接着，参考图2，提供第二半导体衬底204，将所述第二半导体衬底204与键合层202键合在一起。
[0043]所述第二半导体衬底204包括第一区域11和第二区域12，第二区域12位于第一区域11之间，键合后，所述半导体衬底204的第二区域12的位置与牺牲层23的位置相对应，所述第二半导体衬底204的第二区域12后续用于形成MEMS器件的可动电极，所述第二半导体衬底204的第一区域11用于作为MEMS器件的一部分，第二半导体衬底204的第一区域11中后续还形成有导电插塞。
[0044]本发明实施例中，第二半导体衬底204为制备的整片晶圆，直接采用第二半导体衬底204作为形成MEMS器件的可动电极的材料，与采用沉积工艺形成的可动电极材料(一般为多晶硅，沉积的最大厚度只能达到4?10微米)相比，第二半导体衬底204能具有较厚的厚度(厚度可以根据要求切割，一般为10?200微米)，并且均匀性较好，密度较高，以满足形成厚度较厚、质量较重的可动电极的要求，并且第二半导体衬底204材料为单晶硅，单晶硅的力学性能和电学性能均要优于多晶硅，因此采用单晶硅的第二半导体衬底204形成的MEMS器件的使用寿命和电学性能要优于多晶硅形成的MEMS器件。
[0045]在将第一半导体衬底200和键合层202通过键合工艺连接在一起后，还包括对第二半导体衬底204的表面进行减薄工艺。所述减薄工艺可以为化学机械研磨，减薄后的第二半导体衬底204的厚度为5?50微米，比如:5微米、10微米、20微米、30微米40微米、45微米。
[0046]所述将第二半导体衬底204和键合层202进行键合的工艺为直接键合(fus1nbonding)。所述直接键合的过程为:首先清洗第二半导体衬底204的待键合表面和键合层202的表面，以去除第二半导体衬底204的待键合表面和键合层202表面的油污或其他影响键合的杂质与颗粒物；然后键合层202和第二半导体衬底204的键合面进行等离子体处理，以增加第二半导体衬底204的待键合表面和键合层202表面的氢氧键和/或悬挂键，提高键合的效率和键合后的牢固度；将第二半导体衬底204的待键合面与键合层202的在常温下进行键合；将键合后的结构，在氧气或氮气的环境中进行退火处理，所述退火的温度为小于等于400摄氏度。
[0047]本实施例中，第二半导体衬底204和键合层202键合后，两者之间的键合强度大于1Mpa。
[0048]接着，请参考图3，形成贯穿第二半导体衬底204的第一区域11与键合层202的若干第一通孔205,第一通孔205暴露出第一金属互连结构203的表面。
[0049]所述第一通孔205内后续填充导电材料形成导电插塞，所述导电插塞用于连接CMOS控制电路和MEMS器件。
[0050]所述第一通孔205的侧壁为倾斜侧壁，且第一通孔205的开口的宽度大于第一通孔205底部的宽度，所述第一通孔205的侧壁与第一半导体衬底200表面的夹角为80?90度，比如80度、82度、84度、85度、86度、87度，由于第一通孔的深度较深，因此在后续在第一通孔205的侧壁形成隔离层在第一通孔205内形成导电材料时，能防止沉积隔离层材料和导电材料时堵塞第一通孔205的开口。
[0051]形成第一通孔的工艺为等离子体刻蚀工艺，所述等离子体刻蚀工艺的源功率为800?1300W，偏置功率为200?400W，刻蚀腔压力为5?40mtorr，刻蚀气体为HBr、SF6和He。
[0052]形成第一通孔205的等离子体刻蚀工艺包括第一刻蚀工艺和第二刻蚀工艺，采用第一刻蚀工艺刻蚀所述第二半导体衬底204的第一区域11，形成第一子通孔，然后沿第一子通孔采用第二刻蚀工艺刻蚀所述键合层202，形成第二子通孔，第一子通孔和第二子通孔构成第一通孔205。
[0053]接着，参考图4，在第一通孔205的侧壁和第二半导体衬底204表面形成隔离层206。
[0054]所述隔离层206用于后续形成的导电插塞与第二半导体衬底204 (或者MEMS器件)之间的电学隔离，以及用于后续形成的第二金属互连结构之间的电学隔离。
[0055]所述隔离层206的形成工艺为化学气相沉积，比如:次常压化学汽相沉积(SACVD)或原子层沉积工艺等。
[0056]所述隔离层206的材料为氧化硅，隔离层的厚度为0.1?2微米(且小于第一通孔205的半径)，使得隔离层206具有较佳的电学隔离性能。
[0057]在本实施例中，需要采用刻蚀工艺去除第一通孔205底部形成的隔离层材料，在刻蚀去除第一通孔205底部形成的隔离层材料后，可以采用等离子增强型沉积工艺(PECVD)在第二半导体衬底204上的隔离层上形成一层介质层(比如:氧化层)，以使第二半导体衬底204上的介质厚度增加，便于后续形成的第二金属互连结构之间以及与第二半导体衬底204之间的隔离。
[0058]在形成隔离层206后，还包括:在隔离层的表面形成阻挡层(图中未示出)，所述阻挡层用于阻止后续第一通孔205中填充的金属向外扩散，所述阻挡层的材料为T1、TiN、Ta、TaN,阻挡层为一层或多层堆叠结构。
[0059]接着，参考图5，在第一通孔205 (参考图4)中填充导电材料，形成导电插塞207，导电插塞207的下端与第一金属互连结构203相连。
[0060]所述导电材料为掺杂的多晶硅、铜、铝或钨，导电材料还可以为其他合适的材料。当所述导电插塞为掺杂的多晶硅时，导电材料的填充工艺为原位掺杂外延工艺或沉积工艺等；当所述导电插塞为金属时，所述导电材料的填充工艺为电镀、物理气相沉积、溅射等。
[0061]形成导电材料的过程中，若导电材料还覆盖了隔离层204的表面，则需要采用刻蚀或化学机械研磨的方式去除隔离层表面的导电材料。
[0062]然后，请参考图6，在隔离层208中形成第二金属互连结构208，第二金属互连结构208的一端22与第一区域的第二半导体衬底204 (MEMS器件的部分结构)相连，第二金属互连结构208的另一端21与导电插塞207的上端相连。
[0063]所述第二金属互连结构208形成的过程为:首先在所述隔离层206中形成暴露第二半导体衬底204的开口 ；然后在所述开口中和隔离层206表面形成金属层；刻蚀所述金属层，形成第二金属互连结构208。
[0064]本实施例中，通过第二金属互连结构208、导电插塞207和第一金属互连结构203实现CMOS控制电路和MEMS器件相连接，第二金属互连结构208、导电插塞207和第一金属互连结构203相对于现有引线键合的连接方式集成度高，方便MEMS器件和CMOS电路的集成,并且接触电阻较小。
[0065]参考图7，形成贯穿第二半导体衬底204的第二区域12和部分第一介质层202的若干第二通孔213，沿第二通孔213刻蚀去除所述第二半导体衬底204的第二区域12底部的牺牲层23 (参考图6)，形成空腔210，释放出MEMS器件的可动电极211，可动电极211和剩余的第二半导体衬底204共同构成MEMS器件。
[0066]在形成第二通孔213之前，形成覆盖所述隔离层206和第二金属互连结构208的第二介质层209 ;然后图形化所述第二介质层209，在第二半导体衬底204的第二区域12上的第二介质层209和隔离层206中形成若干暴露第二半导体衬底204的第二区域12的开口(图中未示出);然后沿开口刻蚀所述第二半导体衬底204的第二区域12和部分第一介质层202，形成若干第二通孔213 ;最后，沿第二通孔213刻蚀所述第二半导体衬底204的第二区域12底部的牺牲层23，形成空腔210，释放出MEMS器件的可动电极211。在具体的实施例中，在释放出MEMS器件的可动电极211后，可以去除或保留第二半导体衬底204的第二区域12上的第二介质层209和隔离层206。
[0067]刻蚀去除所述牺牲层23的工艺为湿法刻蚀工艺。
[0068]最后，请参考图8，在所述第二介质层209上形成盖帽层212，所述盖帽层212用于密封所述MEMS器件。
[0069]所述盖帽层212的形成工艺为键合工艺。
[0070]上述方法形成的MEMS器件，请参考图8，包括:第一半导体衬底200，所述第一半导体衬底200中形成有CMOS控制电路；
[0071]位于第一半导体衬底200上的第一介质层201,所述第一介质层201中具有第一金属互连结构203，第一金属互连结构203与CMOS控制电路相连；
[0072]位于第一介质层201上的键合层202，所述键合层202中具有空腔210 ；
[0073]第二半导体衬底204，所述第二半导衬底204包括第一区域11和第二区域12，第二半导体衬底204与键合层202键合在一起；
[0074]位于第二半导体衬底204第二区域12中的可动电极211，且可动电极211位于空腔210上方；
[0075]贯穿所述第二半导体衬底201的第一区域11与键合层204的若干第一通孔，所述第一通孔暴露出第一金属互连结构203的表面；
[0076]位于第一通孔203的侧壁和第二半导体衬底204表面的隔离层；
[0077]填充第一通孔的导电插塞207,导电插塞207的下端与第一金属互连结构203相连；
[0078]位于隔离层206中的第二金属互连结构208，所述第二金属互连结构208的一端22与第二半导体衬底204的第一区域11相连，第二金属互连结构208的另一端21与导电插塞207的上端相连；
[0079]位于隔离层206和第二金属互连结构208上的第二介质层209 ；
[0080]位于第二介质层209上的盖帽层212。
[0081]第二实施例
[0082]图9?图13为本发明第二实施例MEMS器件的形成过程的剖面结构示意图。需要说明的是，第二实施例中与第一实施例中相同的结构的形成和限定仅作简要描述，具体的描述请参考第一实施例的相关部分。
[0083]首先，请参考图9，提供第一半导体衬底300，所述第一半导体衬底300中形成有CMOS控制电路(图中未不出);在所述第一半导体衬底300上形成第一金属互连结构303,第一金属互连结构303与CMOS控制电路相连；形成覆盖所述第一半导体衬底300和第一金属互连结构303的第一介质层301，第一介质层301的表面高于第一金属互连结构303的表面；在所述第一介质层301形成空腔302。
[0084]第一介质层301的材料为氧化硅或其他合适的材料，第一介质层301高于第一金属互连结构303部分的厚度为0.05?5微米。在形成第一金属互连结构303时,可以在第一半导体衬底300上先形成一层介质层，然后再介质层中形成第一金属互连结构303，该介质层作为第一介质层301的一部分。
[0085]所述空腔302的位置与后续键合后的第二半导体衬底的第二区域相对应，所述空腔302深度为0.05?5微米。本实施中，所述空腔302位于第一介质层301中，所述空腔302的底部高于第一金属互连结构303的表面或与第一金属互连结构303的表面平齐。在本发明的其他实施例中，所述空腔的底部可以低于第一金属互连结构的表面，或者所述空腔也可以部分位于第一半导体衬底中。
[0086]接着，请参考图10，提供第二半导体衬底304，所述第二半导衬底304包括第一区域11和第二区域12 ;将所述第二半导体衬底304与第一介质层301键合在一起。
[0087]具体的键合工艺请参考本发明的第一实施例。
[0088]然后，请参考图11，形成贯穿所述第二半导体衬底304的第一区域11和部分第一介质层301的若干第一通孔305,所述第一通孔305暴露出第一金属互连303结构的表面；在所述第一通孔305的侧壁和第二半导体衬底304表面形成隔离层306，隔离层306的材料为氧化硅。第一通孔的形成工艺和相关描述请参考第一实施例，在此不再赘述。
[0089]接着，请参考图12，在第一通孔305 (参考图11)中填充导电材料,形成导电插塞307,导电插塞307的下端与第一金属互连结构303相连；在所述隔离层306中形成第二金属互连结构308，所述第二金属互连结构308的一端32与第二半导体衬底304的第一区域相连，第二金属互连结构308的另一端与导电插塞307的上端相连。
[0090]最后，请参考图13，形成贯穿第二半导体衬底304的第二区域的若干第二通孔313，释放出MEMS器件的可动电极311，所述可动电极311位于空腔302上方；在隔离层308和第二金属互连结构308上形成第二介质层309 ;在第二介质层309上形成盖帽层312。
[0091]上述方法形成的MEMS器件，请参考图13，包括:第一半导体衬底300，所述第一半导体衬底300中形成有CMOS控制电路(图中未不出);位于第一半导体衬底300上的第一金属互连结构303，第一金属互连结构303与CMOS控制电路相连；覆盖第一金属互连结构303和第一半导衬底300的第一介质层301，第一介质层301中具有空腔302 ;第二半导体衬底304，所述第二半导衬底304包括第一区域11和第二区域12，第二半导体衬底304与第一介质层301键合在一起；位于第二半导体衬底304第二区域12中的可动电极311，所述可动电极311位于空腔302上方；贯穿所述第二半导体衬底304的第一区域11和部分第一介质层301的若干第一通孔，所述第一通孔暴露出第一金属互连结构303的表面；位于第一通孔的侧壁和第二半导体衬底304表面的隔离层306 ;填充第一通孔的导电插塞307,导电插塞307的下端与第一金属互连结构303相连；位于隔离层中306的第二金属互连结构308,所述第二金属互连结构308的一端32与第二半导体衬底304的第一区域11相连，第二金属互连结构308的另一端31与导电插塞307的上端相连；位于隔离层306和第二金属互连结构308上的第二介质层309 ;位于第二介质层309上的盖帽层312。
[0092]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【权利要求】
1.一种MEMS器件的制作方法，其特征在于，包括: 提供第一半导体衬底和第二半导体衬底，所述第一半导体衬底中形成有CMOS控制电路，所述第二半导衬底包括第一区域和第二区域； 在第一半导体衬底上形成第一介质层，所述第一介质层中具有第一金属互连结构，第一金属互连结构与CMOS控制电路相连； 在部分第一介质层上形成牺牲层； 形成覆盖第一介质层和牺牲层的键合层； 将第二半导体衬底与键合层键合在一起； 形成贯穿第二半导体衬底的第一区域与键合层的若干第一通孔，第一通孔暴露出第一金属互连结构的表面； 在第一通孔的侧壁和第二半导体衬底表面形成隔离层； 在第一通孔中填充导电材料，形成导电插塞，导电插塞的下端与第一金属互连结构相连； 在隔离层中形成第二金属互连结构，第二金属互连结构的一端与第二半导体衬底的第一区域相连，第二金属互连结构的另一端与导电插塞的上端相连； 形成贯穿第二半导体衬底的第二区域和部分键合层的若干第二通孔，沿第二通孔去除所述第二半导体衬底的第二区域底部的牺牲层，形成空腔，释放出MEMS器件的可动电极。
2.如权利要求1所述的MEMS器件的制作方法，其特征在于，所述隔离层的材料为氧化硅。
3.如权利要求2所述的MEMS器件的制作方法，其特征在于，隔离层的形成工艺为化学气相沉积。
4.如权利要求1所述的MEMS器件的制作方法，其特征在于，所述键合层的材料为氧化娃，牺牲层的材料为无定形碳。
5.如权利要求2所述的MEMS器件的制作方法，其特征在于，所述键合工艺为直接键合。
6.如权利要求1所述的MEMS器件的制作方法，其特征在于，第一通孔的侧壁为倾斜侧壁，且第一通孔的开口的宽度大于第一通孔底部的宽度。
7.如权利要求6所述的MEMS器件的制作方法，其特征在于，所述第一通孔的侧壁与第一半导体衬底表面的夹角为80?90度。
8.如权利要求6所述的MEMS器件的制作方法，其特征在于，所述第一通孔的形成工艺为等离子体刻蚀。
9.如权利要求1所述的MEMS器件的制作方法，其特征在于，所述导电材料为掺杂的多晶娃、铜、招或鹤。
10.如权利要求1所述的MEMS器件的制作方法，其特征在于，在释放MEMS器件的可动电极后，还包括，在可动电极上形成盖帽层。
11.如权利要求1所述的MEMS器件的制作方法，其特征在于，在将所述第二半导体衬底与键合层键合在一起之后，对所述第二半导体衬底进行减薄。
12.如权利要求11所述的MEMS器件的制作方法，其特征在于，减薄后的第二半导体衬底的厚度为5?50微米。
13.如权利要求1所述的MEMS器件的制作方法，其特征在于，所述第一半导体衬底和第二半导体衬底的材料为单晶硅。
14.一种MEMS器件的制作方法，其特征在于，包括: 提供第一半导体衬底和第二半导体衬底，所述第一半导体衬底中形成CMOS控制电路，所述第二半导衬底包括第一区域和第二区域； 在半导体衬底上形成第一金属互连结构，第一金属互连结构与CMOS控制电路相连； 形成覆盖所述第一半导体衬底和第一金属互连结构的第一介质层； 在所述第一介质层中形成空腔； 将所述第二半导体衬底与第一介质层键合在一起； 形成贯穿所述第二半导体衬底的第一区域和部分第一介质层的若干第一通孔，所述第一通孔暴露出第一金属互连结构的表面； 在所述第一通孔的侧壁和第二半导体衬底表面形成隔离层； 在第一通孔中填充导电材料，形成导电插塞，导电插塞的下端与第一金属互连结构相连； 在所述隔离层中形成第二金属互连结构，所述第二金属互连结构的一端与第二半导体衬底的第一区域相连，第二金属互连结构的另一端与导电插塞的上端相连； 形成贯穿第二半导体衬底的第二区域的若干第二通孔，释放出MEMS器件的可动电极，所述可动电极位于空腔上方。
15.如如权利要求14所述的MEMS器件的制作方法，其特征在于，所述隔离 层的材料为氧化硅。
16.如如权利要求14所述的MEMS器件的制作方法，其特征在于，所述空腔 的深度为0.05?5微米。
17.一种MEMS器件，其特征在于，包括: 第一半导体衬底，所述第一半导体衬底中形成有CMOS控制电路； 位于第一半导体衬底上的第一介质层，所述第一介质层中具有第一金属互连结构，第一金属互连结构与CMOS控制电路相连； 位于第一介质层上的键合层，所述键合层中具有空腔； 第二半导体衬底，所述第二半导衬底包括第一区域和第二区域，第二半导体衬底与键合层键合在一起； 位于第二半导体衬底第二区域中的可动电极，且可动电极位于空腔上方； 贯穿所述第二半导体衬底的第一区域与键合层的若干第一通孔，所述第一通孔暴露出第一金属互连结构的表面； 位于第一通孔的侧壁和第二半导体衬底表面的隔离层； 填充第一通孔的导电插塞，导电插塞的下端与第一金属互连结构相连； 位于隔离层中的第二金属互连结构，所述第二金属互连结构的一端与第二半导体衬底的第一区域相连，第二金属互连结构的另一端与导电插塞的上端相连。
18.一种MEMS器件，其特征在于，包括: 第一半导体衬底，所述第一半导体衬底中形成有CMOS控制电路； 位于第一半导体衬底上的第一金属互连结构，第一金属互连结构与CMOS控制电路相连； 覆盖第一金属互连结构和第一半导衬底的第一介质层，第一介质层中具有空腔； 第二半导体衬底，所述第二半导衬底包括第一区域和第二区域，第二半导体衬底与第一介质层键合在一起； 位于第二半导体衬底第二区域中的可动电极，所述可动电极位于空腔上方； 贯穿所述第二半导体衬底的第一区域和部分第一介质层的若干第一通孔，所述第一通孔暴露出第一金属互连结构的表面； 位于第一通孔的侧壁和第二半导体衬底表面的隔离层； 填充第一通孔的导电插塞，导电插塞的下端与第一金属互连结构相连； 位于隔离层中的第二金属互连结构，所述第二金属互连结构的一端与第二半导体衬底的第一区域相连，第二金属互连结构的另一端与导电插塞的上端相连。
【文档编号】B81C1/00GK104249991SQ201310261321
【公开日】2014年12月31日 申请日期:2013年6月26日 优先权日:2013年6月26日
【发明者】刘煊杰, 谢红梅, 郭亮良 申请人:中芯国际集成电路制造(上海)有限公司