半导体器件及其形成方法

半导体器件及其形成方法
【专利摘要】本发明涉及半导体器件及其形成方法。根据本发明的实施例，形成半导体器件的方法包括在具有第一表面和相对的第二表面的工件的第一表面上形成牺牲层。薄膜形成在牺牲层上。通孔从第二表面蚀刻穿过工件以露出牺牲层的表面。牺牲层的至少一部分从第二表面移除以形成薄膜下的空腔。空腔与薄膜对齐。
【专利说明】半导体器件及其形成方法

【技术领域】
[0001]本发明通常涉及半导体器件，尤其涉及半导体器件及其形成方法。

【背景技术】
[0002]小机电组件可以使用微机电系统(MEMS)技术使用微电子制造工艺来制造。MEMS器件包括薄膜和横梁，其用作机器和/或电子组件。
[0003]硅麦克风是一种MEMS器件类型，其中MEMS结构或薄膜由声学信号致动。然而，硅麦克风制造期间的过程变化可能导致薄膜敏感性，噪声，寄生效果及其他的变化。


【发明内容】

[0004]根据本发明的实施例，一种形成半导体器件的方法包括:在具有第一表面和相对的第二表面的工件的第一表面上形成牺牲层。薄膜形成在牺牲层上。通孔从第二表面穿过工件形成以露出牺牲层的表面。牺牲层的至少一部分从第二表面移除以形成薄膜下的空腔。空腔与薄膜对齐。
[0005]根据本发明的实施例，一种形成半导体器件的方法包括:在工件中从工件的第一表面形成多个包括填充材料的沟槽，所述工件具有第一表面和相对的第二表面。第一牺牲层形成在多个沟槽上。薄膜形成在第一牺牲层上。填充材料从多个沟槽中移除以从第二表面露出第一牺牲层的表面。第一牺牲层的至少一部分被移除。
[0006]根据本发明的可选实施例，一种形成半导体器件的方法包括:在具有第一表面和相对的第二表面的工件中形成第一牺牲层。第二牺牲层形成在工件的第一表面上。第二牺牲层与第一牺牲层对齐。薄膜形成在第二牺牲层上。露出第二牺牲层的表面。第一牺牲层和第二牺牲层的至少一部分被移除以形成薄膜下的空腔。空腔与薄膜对齐。
[0007]根据本发明的可选实施例，一种形成半导体器件的方法包括:在具有第一表面和相对的第二表面的工件的第一表面上形成牺牲层。薄膜形成在牺牲层上。工件从第二表面减薄。在使工件减薄之后，第一牺牲层的至少一部分被移除以形成薄膜下的空腔。空腔与薄膜对齐。
[0008]根据本发明的实施例，半导体器件包括设置在具有第一表面和相对的第二表面的基底中的第一空腔。第一空腔从第一表面延伸到基底中。第二空腔设置在基底中。第二空腔从第二表面延伸到第一空腔以形成连续空腔。第一空腔包括第一中心点而第二空腔包括第二中心点。第一空腔至少部分与第二空腔重叠。可移动薄膜层设置在基底的第二表面上。可移动薄膜层的可移动部分包括第三中心点。第三中心点和第二中心点对齐。

【专利附图】

【附图说明】
[0009]为更完整地理解本发明及其优点，现在参考结合附图所进行的下述说明，其中:
图1，包括图1A和图1B，说明了根据本发明实施例的MEMS器件，其中图1A说明了截面图而图1B说明了顶视图； 图2-8说明了根据本发明实施例使用局部氧化工艺制造包括可移动薄膜层的半导体器件的实施例；
图9-16说明了根据本发明可选实施例使用局部氧化工艺制造包括具有波纹的可移动薄膜层的半导体器件的实施例；
图17-23说明了根据本发明可选实施例通过从前表面形成多个沟槽并从基底的背面蚀刻这些沟槽来制造包括可移动薄膜层的半导体器件的实施例；
图24说明了通过从前表面形成多个沟槽并从基底的背面蚀刻这些沟槽来形成包括可移动薄膜层的半导体器件的可选实施例；
图25，包括图25A-25C，说明了根据本发明实施例的半导体器件的顶视图；
图26-30说明了使用很少同心沟槽制造半导体器件和/或制造中心区域不具有沟槽的半导体器件的可选实施例；
图31-33说明了通过从前面形成掩埋空腔以及从背面蚀刻空腔到掩埋空腔内来制造包括可移动薄膜层的半导体器件的可选实施例；
图34-42说明了通过从前面形成沟槽阵列并从背面移除沟槽阵列来制造半导体器件的可选实施例，其中在所述沟槽阵列中相邻沟槽使用多沟槽形成工艺而彼此接触；
图43和44说明了通过从前面形成沟槽阵列并在减薄工艺之后从背面移除沟槽阵列来制造半导体器件的可选实施例。
[0010]在不同附图中对应的数字和符号通常指代对应的部分，除非另有指示。附图被描绘以清楚地说明实施例的相关部分并且不一定按比例描绘。
具体实施例
[0011]各种实施例的制造和使用在下面详细讨论。然而可以理解的是，本发明提供了很多可以体现在很多特定的上下文中的可应用发明概念。所讨论的特定实施例仅仅是说明了特定的方法来制造和使用本发明，而并没有限定本发明的范围。
[0012]将关于在特定的上下文中的各种实施例描述本发明，即微机电系统(MEMS)传感器。然而本发明也可以应用到其他类型的半导体器件。
[0013]本发明的结构性实施例将使用图1来描述。制造MEMS器件的方法将使用图2-8来描述。进一步，可选实施例将使用图9-16、17-23、24、25、26-30、34-42来描述。
[0014]图1，包括图1A和图1B，说明了根据本发明实施例的MEMS器件，其中图1A说明了截面图而图1B说明了顶视图。
[0015]参考图1A，MEMS器件包括设置在基底10上的薄膜层40。薄膜层40保持在基底10上并由支撑结构比如间隔物55来支撑。如关于可选实施例将描述的，薄膜层40可以包括波纹。
[0016]MEMS器件进一步包括设置在薄膜层40之上的背板60。多个凸点65可以设置在背板60的背表面上。触点75电I禹合到背板60,薄膜层40以及基底10。多个凸点65可以防止薄膜层40粘住背板60，这是通过当薄膜层40偏转向背板60时最小化接触表面积而实现的。背板60还可以包括多个蚀刻孔70。
[0017]MEMS器件进一步包括包含多个连接的空腔的中央腔。作为说明，第一空腔110设置在基底10中并从背表面22延伸进基底10中。第二空腔120从第一空腔110延伸到基底10的前表面21上。第三空腔140设置在基底10的前表面21上而位于薄膜层40下面。间隙150设置在背板60和薄膜层40之间并可以设置在可移动材料层50内。第三空腔140和间隙150允许薄膜层40振荡。
[0018]在各种实施例中，第三空腔14对齐薄膜层40。进一步，第二空腔120 (如果存在)可以与第三空腔对齐。然而，第一空腔I1可以不与第二空腔120或第三空腔140对齐。
[0019]如所说明的，第三空腔140可以具有第一直径Cl而薄膜层40具有第二直径Ml。如进一步在图1B中所说明的，薄膜层40与第三空腔140和第二空腔120对齐。然而，第一空腔110可以相对于第二空腔120和第三空腔140不对齐。例如，如图1B中所说明的，第二空腔20，第三空腔140和薄膜层40具有共同的中心点而在一个实施例中，第一空腔110具有从这个共同的中心点横向远离隔开的中心点。
[0020]在各种实施例中，第三空腔140和薄膜层40之间的不对齐的程度小于0.1%，或在0.01%到大约0.5%之间。不对齐的程度是薄膜层40的中心到第三空腔140的中心之间的距离除以薄膜层40的直径。类似地，第二空腔120和薄膜层40之间的不对齐的程度小于0.1%，或在0.01%到大约0.5%之间。
[0021]然而，在一个或更多实施例中，第三空腔140和薄膜层40之间的不对齐的程度可以大于0.1%，且1%到大约10%。
[0022]有利的是，本发明的实施例能够更紧地控制悬置薄膜层40的直径。进一步，在各种实施例中，薄膜层40的表面可以具有很低的表面粗糙度，例如，均方根粗糙度在大约
0.1nm到大约Inm之间。在一些实施例中(如图8中进一步说明的),薄膜层40的侧壁41可以具有柔和曲率以帮助避免在拐角处的任何应力集中。
[0023]图2-8说明了根据本发明实施例使用局部氧化工艺来制造包括可移动薄膜层的半导体器件的实施例。
[0024]图2说明了根据本发明实施例的形成局部氧化区域之后的半导体基底。
[0025]图2说明了在基底10上形成的掩膜层20。在各种实施例中基底10可以是半导体基底。在一些实施例中，基底10可以是半导体大块基底或是绝缘体基底上的半导体。基底10的一些示例包括大块单晶硅基底(或是其上生长的或以其他方式形成在其中的层)，{100}硅晶片上的{110}硅层，绝缘体上硅(SOI)晶片层，或绝缘体上锗(GeOI)晶片层。在各种实施例中，基底10可以包括地經式外延层。在各种实施例中，基底10可以是娃晶片，锗晶片，或可以是化合物半导体基底，该化合物半导体基底包括锑化铟，砷化铟，磷化铟，氮化镓，砷化镓，锑化镓及其组合。在一个实施例中，基底10可以包括异质外延层比如硅晶片上生长的氮化镓。
[0026]在各种实施例中，掩膜层20包括绝缘层。在一个实施例中，掩膜层20可以是氮化物。在另一实施例中，掩膜层20可以是氧化物。掩膜层20可以由热氧化或氮化形成，或使用汽相淀积工艺比如化学汽相淀积、等离子汽相淀积来形成。
[0027]在一个实施例中，掩膜层20可以包括硬掩膜材料。在各种实施例中，掩膜层20可以包括氮化材料比如氮化硅。在一个或更多实施例中，掩膜层20包括垫氧化物层和垫氧化物层上的氮化硅层。在可选实施例中，掩膜层20包括垫氧化物层，垫氧化物层上的多晶硅层，以及多晶硅层上的氮化硅层。在另一可选实施例中，掩膜层20包括垫氧化物层，垫氧化物层上的非晶硅层，以及非晶硅层上的氮化硅层。
[0028]掩膜层20被图案化以形成局部氧化物的区域。掩膜层20例如通过淀积感光材料层(未示出)比如掩膜层20上的光致抗蚀剂被图案化。感光材料层使用光刻工艺来图案化，例如通过暴露于光或辐射以将图案从光刻掩膜(未示出)转移到感光材料层，并且对感光材料显影。接着感光材料层被用作蚀刻掩膜而掩膜层20的部分被蚀刻掉，留下图2所示的结构。
[0029]局部氧化被执行以形成氧化物区域30。如下面将进一步描述的，氧化物区域30定义在其上悬置可移动薄膜的空腔的结构。基底10的暴露部分使用热氧化工艺进行氧化以形成氧化物区域30。掩膜层20阻挡下面的基底10的氧化。因此，氧化局部进行。在一个或多个实施例中，当在基底10的暴露部分中形成厚的局部氧化物时，掩膜层20保护基底10的其他区域(比如其他器件区域)以免氧化。
[0030]在各种实施例中，氧化可以使用干法氧化，湿法氧化，水环境，或混合环境来执行。例如，基底10可以暴露于含氧物质，含硅物质，和/或增长的温度以将基底10的一部分转变为氧化物材料。
[0031]在氧化过程中，硅表面层反应以形成氧化物。随后的氧化通过穿过氧化物层的氧气扩散并在生长的氧化物和基底10之间的界面处反应来进行。
[0032]在可选实施例中，在形成掩膜层20之前平滑层可以在基底10上淀积。平滑层可以形成为地毯式层或可选地仅在正被制造的MEMS器件的区域中形成在基底10上。平滑层在一个实施例中可以是多晶硅层，并由于氧化过程中的改进应力释放可以导致更平滑的拐角。
[0033]类似地，在可选实施例中，基底10可以在暴露于氧化过程之前使用各向异性或各向同性蚀刻进行蚀刻。这可以允许形成于掩膜层20之下的氧化物区域30的横向轮廓修整。
[0034]在各种实施例中，氧化过程持续以形成具有深度为大约100nm到大约6000nm且宽度为大约100 μ m到大约2000 μ m的氧化物区域30。
[0035]由于氧化过程的性质，氧化物区域30的一部分突出超过基底10的上表面。进一步，由于氧化过程，氧化物区域30具有平滑界面(硅/氧化物边界)。氧化，不同于淀积工艺，是涉及高温度和相对更低氧化速率的扩散反应过程，这导致基底10和氧化物区域30之间的界面不具有尖锐边缘。在一些实施例中，进一步平滑可以被执行，例如，通过比如在氢气氛围中附加退火的使用。氢气退火可以进一步平滑氧化物区域30特别是拐角周围并导致平滑轮廓。
[0036]图3说明了根据本发明实施例的淀积薄膜层、可移动材料层以及背板层之后的半导体器件。
[0037]接下来，如图3中所说明的，薄膜层40淀积在氧化物区域30上。在各种实施例中，薄膜层40可以形成电容器的电极。在一个实施例中，形成电容器的薄膜层40是电容式麦克风的一部分。
[0038]在一个实施例中，薄膜层40包括多晶硅层。在可选实施例中，薄膜层40包括非晶娃层。在可选实施例中，薄膜层40包括导体层。在各种实施例中，薄膜层40具有大约10nm到大约2000nm的厚度。在一个或多个实施例中，薄膜层40具有大约200nm到大约100nm的厚度，并在一个实施例中是大约330nm。
[0039]薄膜层40可以图案化。薄膜层40从基底10的其它区域移除。在一些实施例中，薄膜层40可以图案化，连同随后淀积的背板的图案化。
[0040]可移动材料层50淀积在薄膜层40上。在一个或多个实施例中，可移动材料层50可以包括氧化物，比如四乙基硅氧烷(TEOS)。在一些实施例中，可移动材料层50可以图案化有凹槽并填充有一个或多个衬里层，其形成图1A中所说明的多个凸点65。
[0041]背板60淀积在可移动材料层50上。在各种实施例中，背板60形成电容器的一部分，例如，电容式麦克风的一部分。在一个实施例中，背板60可以包括多晶娃材料。
[0042]图4说明了根据本发明实施例的图案化薄膜层、可移动材料层以及背板层之后的半导体器件。
[0043]参考图4，背板60和下面的可移动材料层50被图案化。在背板60的图案化期间，多个孔70可以形成在背板60内。
[0044]介电层80可以被淀积并且被开口用于接触形成。介电层可以在薄膜层40、可移动材料层50和背板层60的外侧壁周围形成间隔物55，且通过提供机器支撑来帮助固定这些层。
[0045]接触点75被形成以接触基底10，薄膜层40，以及背板60。接触点75在掩盖和图案化介电层80之后形成，其可以在随后的处理期间帮助保护多个孔70。
[0046]如图4中说明的，薄膜层40的内侧壁41与氧化物区域30的外部上表面对齐。因此，薄膜层40与氧化物区域30自对齐，而不需要独立掩盖步骤来将薄膜层40的内边缘与氧化物区域30对齐。薄膜层40的内边缘之间的距离确定薄膜层40的悬置部分的直径，其直接影响薄膜层40的振荡特性。
[0047]图5说明了根据本发明实施例的完成先于背面处理的前面处理之后的半导体器件。
[0048]参考图5，前面通过形成保护层90来保护。保护层90在随后的背面处理期间保护前面。在各种实施例中，保护层90可以包括氮化硅或氧化硅。
[0049]图6说明了根据本发明实施例的在氧化物区域之下形成空腔之后的半导体器件。
[0050]背面处理从图6持续以形成第一空腔110。基底10被翻转或上下颠倒翻动以暴露背面。接下来，抗蚀剂淀积在暴露的背面上并图案化(未示出)，以及暴露MEMS器件区域内的基底10的一部分。暴露的基底10被蚀刻直到暴露出氧化物区域30。
[0051]在各种实施例中，基底10可以使用波希法来蚀刻，或通过淀积硬掩膜层和使用垂直反应离子蚀刻工艺蚀刻衬底10来蚀刻。在一个实施例中，仅使用抗蚀剂掩膜。如果抗蚀剂预算不充分，硬掩膜和垂直反应离子蚀刻可以用于达到平滑侧壁。然而，这个集成方案要求移除剩下的硬掩膜残余物。因此，在一些实施例中，波希法可以使用而不需要额外的硬掩膜。
[0052]在波希法中，各向同性等离子蚀刻步骤和钝化层淀积步骤是交替的。蚀刻/淀积步骤在波希法期间重复多次。等离子蚀刻被配置为垂直蚀刻，举例来说，使用等离子中的六氟化硫[SF6]。淀积钝化层，例如，使用八氟环丁烷作为源气。每个单独的步骤可以发动几秒钟或更少。钝化层保护基底10且防止进一步的蚀刻。然而，在等离子蚀刻阶段期间，轰击基底的定向离子移除沟槽(但没有沿着侧边)底部处的钝化层并持续蚀刻。当氧化物区域30暴露时停止波希法。波希法产生扇形的侧壁。
[0053]图7说明了根据本发明实施例的移除薄膜层之下的氧化区域之后的半导体器件。
[0054]接下来参考图7，氧化物区域30被移除以形成第二空腔120，例如使用湿法蚀刻化学过程。在薄膜层40暴露之后停止湿法蚀刻。有利的是，第二空腔120相对于薄膜层40的位置独立于第一空腔110的位置。换句话说，由于背面掩膜处理的不对齐，第一空腔110可以没有形成为与氧化物区域30对齐。然而，用于移除氧化物区域30的释放蚀刻处理被横向停止并因此与薄膜层40对齐。有利的是，这允许薄膜层40的稳固夹紧并最小化薄膜层40和基底10之间的重叠，这降低寄生电容影响。
[0055]图8说明了根据本发明实施例的形成释放薄膜层之后的半导体器件。
[0056]参考图8，前面被图案化以打开MEMS器件区域，同时保护剩余区域例如触点75。抗蚀剂淀积在前面上并图案化。在一个实施例中，抗蚀剂可以包括氮化硅材料，并且在一个实施例中，抗蚀剂可以包括硬掩膜。因此，MEMS器件区域可以暴露于湿法蚀刻过程，该湿法蚀刻过程可以能够有效地移除特定类型的材料。
[0057]根据本发明实施例，保护层90可以被移除。在一个或多个实施例中，保护层90可以使用各向异性蚀刻工艺蚀刻，留下支撑间隔物。可移动材料层50可以使用湿法蚀刻工艺来蚀刻，例如使用定时各向同性湿法蚀刻来形成间隙150。在一些实施例中，保护层90，介电层80，可移动材料层50可以在相同的步骤期间被移除。在可选实施例中，氧化物区域30和可移动材料层50可以使用通常的蚀刻工艺来蚀刻。
[0058]虽然本发明实施例被描述为具有背板60，但是在其它实施例中这些可能没有使用。例如，本发明实施例包括要求薄膜层40但没有背板60的MEMS应用，举例来说，利用压电、压阻或光学技术的压力感测。类似地，本发明的实施例可以包括多个背板，例如，电容式传感器/致动器，其中薄膜层40可以夹在用于差分式读出或推挽式致动的两个背板之间。
[0059]图9-16说明了根据本发明的可选实施例的使用局部氧化工艺制造包括具有波纹的可移动薄膜层的半导体器件的实施例。
[0060]图9-16说明了其中薄膜层包括多个波纹的MEMS器件的实施例。在各种实施例中，波纹数目可以选择以优化薄膜层40中的应力。因此，本发明的实施例可以使用多个氧化物区域30来制造，这导致增加波纹的数目。这个实施例说明了三个波纹，而在各个实施例中更多数目的波纹可以形成。
[0061]图9说明了根据本发明实施例的在形成结构化的掩膜层之后制造期间的半导体器件。
[0062]参考图9，在先前的实施例中，掩膜层20淀积。然而，在这个实施例中，掩膜层20不同地图案化。多个开口形成在掩膜层20内。
[0063]图10，包括图10A-10C，说明了根据本发明实施例的在形成结构化的掩膜层之后制造期间的半导体器件，其中图1OA说明了截面图，而图1OB和1C说明了顶视图。
[0064]如接下来在图1OA中所说明的，在暴露基底10到氧化过程之后形成了多个氧化物区域30。该氧化过程可以类似于先前实施例中描述的氧化过程。在各种实施例中，氧化物区域30可以形成为圆形区域(图10B)，同心沟槽(图10C)，和/或矩形沟槽。在氧化过程之后，如掩膜25所示的，掩膜层20选择性地在大部分外部氧化物区域30之间移除。
[0065]图11说明了根据本发明实施例的在形成抗蚀剂并从氧化区域之间移除掩膜层之后制造期间的半导体器件。如图11中所说明的，掩膜层20从氧化物区域30之间移除。
[0066]图12说明了根据本发明实施例的第二氧化过程之后制造期间的半导体器件。基底10的暴露表面经历另一个氧化过程。因此，氧化物层130形成在基底10的暴露前表面上在氧化物区域30之间并与之连接。
[0067]图13说明了根据本发明实施例的完成前面处理之后制造期间的半导体器件。如先前实施例中所描述的，薄膜层40，可移动材料层50，以及背板60淀积并图案化。进一步，触点，间隔物，以及保护层可以如关于图4-5所说明和描述的那样形成。
[0068]图14说明了根据本发明实施例的背面空腔蚀刻过程之后制造期间的半导体器件。
[0069]如先前所描述的，基底10翻转，且基底10的背板被掩盖和图案化。背面蚀刻过程形成第一空腔110，其在氧化物区域30和氧化物层130上停止。背面蚀刻过程可以如先前实施例中所描述的那样与氧化物区域30的位置不对齐。
[0070]图15说明了根据本发明实施例的释放蚀刻过程之后制造期间的半导体器件。
[0071]氧化物区域30和氧化物层130接下来在单个蚀刻过程中移除。因为氧化物区域30和氧化物层130包括相同材料，它们二者同时蚀刻。因此，第二空腔120在移除氧化物区域30和氧化物层130之后形成。进一步，只要第一空腔110与氧化物区域30完全重叠并在基底10的前表面21具有比第二空腔120的直径更小的直径(第一空腔的直径CllO小于第二空腔的直径C120)，薄膜层40与第二空腔120对齐，尽管第二空腔120可以不与第一空腔110对齐。
[0072]图16说明了根据本发明实施例的释放薄膜层之后制造期间的半导体器件。可移动材料层50从如先前实施例中所描述的前表面蚀刻以形成间隙150。
[0073]图17-23说明了根据本发明可选实施例的通过从前表面形成多个沟槽并从基底的背面蚀刻这些沟槽来制造包括MEMS传感器的半导体器件的实施例。
[0074]在这个实施例中，多个沟槽形成在基底内并填充有牺牲材料。进一步，牺牲材料的过填充可以用于对齐薄膜层的内侧壁。因此，在这个实施例中，局部氧化过程可以避免。
[0075]图17说明了根据本发明实施例的在基底中形成多个沟槽之后制造期间的半导体器件。
[0076]在各种实施例中，多个沟槽210形成于基底10的前面。多个沟槽210可以使用各向异性蚀刻过程，例如使用反应离子蚀刻过程，来形成。多个沟槽210可以布置成不同形状和排列，例如同心沟槽，圆形沟槽，矩形沟槽以及同心的矩形沟槽，及其组合。一些示例随后将在图25中描述。
[0077]在各种实施例中，多个沟槽210可以具有从前表面到基底10中大约5μπι到大约20 μ m的深度。在一个或多个实施例中，多个沟槽210可以彼此分开大约2 μ m到大约4 μ m。在一个或多个实施例中，多个沟槽210可以为I μ m到大约2 μ m的宽度(截面直径)。
[0078]图18说明了根据本发明实施例的填充多个沟槽之后制造期间的半导体器件。
[0079]填充材料220淀积在多个沟槽210内。在一个或多个实施例中，填充材料220可以使用汽相淀积工艺比如化学汽相淀积，物理汽相淀积，等离子增强汽相淀积来淀积。在可选实施例中，填充材料220可以使用涂覆工艺比如旋涂工艺来淀积。
[0080]在各种实施例中，填充材料220包括介电材料，比如氧化物，玻璃，以及其他低k介电材料，其可以相对于硅被选择性地移除。
[0081 ] 在一个或多个实施例中，填充材料220允许在前表面2上形成过填充层。在一个实施例中，过填充的填充材料220可以使用化学机器平面化过程来平面化。接下来，过填充的填充材料220图案化以形成过填充层230。
[0082]图19说明了根据本发明实施例的完成前面处理之后制造期间的半导体器件。绝缘层235可以淀积和图案化。在一些实施例中，这可以先于过填充层230的形成来执行。如先前实施例中所描述的，薄膜层40，可移动材料层50，以及背板60淀积并图案化。进一步，触点，间隔物，以及保护层可以如关于图4-5所说明和描述的那样形成。
[0083]图20说明了根据本发明实施例的背面空腔蚀刻过程之后制造期间的半导体器件。
[0084]如先前所描述的，基底10翻转，以及基底10的背面被掩盖和图案化。背面蚀刻过程形成第一空腔110，其停止于包括填充材料220的多个沟槽210上。背面蚀刻过程可以如说明中的那样与多个沟槽210的位置不对齐。
[0085]图21说明了根据本发明实施例的第二背面蚀刻过程之后制造期间的半导体器件。
[0086]接下来，在一个或多个实施例中，选择性蚀刻过程用于移除多个沟槽210内的填充材料220以形成多个支柱225。在各种实施例中，如果填充材料220包括氧化物，氧化物蚀刻可以使用。选择性蚀刻过程可以定时并停止在过填充层230上。在这个实施例中，多个沟槽210的底表面处的第一空腔110的直径大于多个沟槽210的整个区域的直径。换句话说，第一空腔110与所有多个沟槽210重叠。否则，具有填充材料220的多个沟槽210的一些可以在该过程之后保持未蚀刻。
[0087]图22说明了根据本发明实施例的第二背面蚀刻过程之后制造期间的半导体器件。
[0088]接下来参考图22，多个支柱225使用各向同性蚀刻过程来移除以形成第二空腔120，其在薄膜层40之下形成连续空腔。各向同性蚀刻过程允许过度蚀刻以便确保所有多个支柱225被移除并且也以便横向扩展第二空腔120的侧壁。
[0089]图23说明了根据本发明实施例的释放蚀刻过程之后制造期间的半导体器件。
[0090]过填充层230使用湿法蚀刻过程来移除。因此，形成第三空腔140。进一步，只要第一空腔I1与多个沟槽210完全重叠，薄膜层40与第三空腔140对齐，尽管第三空腔140可以不与第一空腔110对齐。进一步，薄膜层40与第二空腔120对齐。如先前实施例中所描述的，可移动材料层50从前面蚀刻以形成间隙150。
[0091]图24说明了形成半导体器件的可选实施例。该实施例遵循关于图17-20所描述的过程。然而，替代移除填充材料220，在先前实施例中随后形成多个支柱225的材料在蚀刻填充材料220之前移除。然后，多个沟槽210和过填充层230中的填充材料220可以例如使用单个湿法蚀刻过程来移除。
[0092]图25，包括图25A-25C，说明了根据本发明实施例的半导体器件的顶视图。
[0093]顶视图说明了在图17-24中描述的多个沟槽210的配置。图25A说明多个沟槽210形成为圆形孔。在这个实施例中，第三空腔140 (薄膜层40的内侧壁41)的形状是不规则的。相比而言，图25B说明了多个沟槽210形成为同心沟槽。在这个实施例中，第三空腔140 (薄膜层40的内侧壁41)的形状是圆形的。图25C说明了对包括围绕圆形孔的沟槽的图25A的实施例的修改。多个沟槽210在图25B和25C中被遮蔽以清楚地从周围区域区分沟槽。
[0094]图26-30说明了使用很少同心沟槽制造半导体器件和/或制造中心区域不具有沟槽的半导体器件的可选实施例。在各种实施例中，过程遵循如图17-23中所描述的那样。然而，多个沟槽210的设计是不同的。在这个实施例中，只有单个外部沟槽沿着薄膜层40的周边形成。在可选实施例中，两个或多个同心沟槽形成。然而，即使在可选实施例中，薄膜层40之下的中心区域不具有沟槽。在各种实施例中，同心沟槽可以成形为圆形形状或矩形形状。
[0095]图26说明了根据本发明实施例的前面处理之后制造期间的半导体器件。
[0096]多个沟槽210填充有填充材料220以及过填充层230形成，如先前实施例中所描述的。进一步的层(薄膜层40，可移动材料层50，背板60，触点，保护层，及其他)如先前实施例中的那样形成。
[0097]图27说明了根据本发明实施例的从背面形成空腔之后制造期间的半导体器件。
[0098]参考图27，第一空腔110从基底10的背面形成。第一空腔110延伸上到过填充层230。在各种实施例中，第一空腔110的直径小于同心的多个沟槽210的直径。
[0099]图8说明了根据本发明实施例的从背面扩展空腔之后制造期间的半导体器件。
[0100]如图28中所说明的，第一空腔110使用各向同性蚀刻过程进行扩展。从图28中可见，各向同性蚀刻过程在多个沟槽210中停止。因此，即使第一空腔110在图27中可以不对齐，在各向同性蚀刻之后，多个沟槽210之间的第一空腔110与薄膜层40对齐。
[0101]图29说明了根据本发明实施例的从多个沟槽中移除填充材料之后制造期间的半导体器件。
[0102]图30说明了根据本发明实施例的移除过填充层之后制造期间的半导体器件。
[0103]在各种实施例中，来自多个沟槽210和过填充层230的填充材料220可以使用相对于基底10选择性蚀刻填充材料220的单个蚀刻步骤来移除。在一些实施例中，过填充层230的小部分可以保留。随后的过程可以遵循如其他实施例中先前所描述的那样。
[0104]图31-33说明了通过从前面形成掩埋空腔并从背面蚀刻空腔到掩埋空腔内来制造包括可移动薄膜层的半导体器件的可选实施例。
[0105]图31，包括图31A-31C,说明了包括掩埋空腔的基底，其中图3IA说明了截面图，而图31B和31C说明了顶视图。
[0106]参考图31A，掩埋空腔310可以形成于基底10的前表面之下。掩埋空腔310可以通过图案化具有很高高宽比的多个沟槽来形成，其例如被覆盖有过填充层230。然后基底10在氢气氛围中退火，使得相邻沟槽合并以形成掩埋空腔310。
[0107]掩埋空腔310可以由多个支撑支柱320来支撑。图31B和31C说明了不同结构的掩埋空腔310。图31B说明了由多个支撑支柱320支撑的单个掩埋空腔310，而图31C说明了多个掩埋空腔310。
[0108]过填充层230可以淀积在基底10的前表面上并被图案化，接着是形成薄膜层40、可移动材料层50以及背板60，如先前所描述的。
[0109]前面处理完成之后，基底10如先前所描述的那样翻动。
[0110]图32说明了根据本发明实施例的形成第一空腔和第二空腔之后的半导体器件。基底10如先前实施例中所描述的那样从背面蚀刻。第二空腔120的尺寸由掩埋空腔310的形状支配。第一空腔I1的直径小于具有掩埋空腔310的区域阵列的直径。结果，第二空腔120与过填充层230和薄膜层40的内侧壁对齐。
[0111]图33说明了根据本发明实施例的形成第三空腔之后的半导体器件。过度蚀刻过程的执行在过填充层130停止。这扩展或延伸掩埋空腔到基底10的表面。如先前所描述的，过填充层230蚀刻以形成第三空腔140。进一步的处理如先前实施例中的那样进行。
[0112]图34-42说明了通过使用多个沟槽形成过程从前面形成相邻沟槽彼此接触的沟槽阵列并从背面移除沟槽阵列来制造半导体器件的可选实施例。
[0113]图34说明了根据本发明实施例的形成第一多个沟槽之后的半导体器件。
[0114]参考图34，第一硬掩膜层410淀积和图案化。使用第一硬掩膜层410，第一多个沟槽420在基底10内形成。第一硬掩膜层410中的开口或宽度为大约0.5μπι到大约2μπι。在一个或多个实施例中，第一多个沟槽420可以是大约5μπι到大约20 μ m深。在一个或多个实施例中，第一多个沟槽420可以使用各向异性蚀刻过程比如反应离子蚀刻过程来形成。
[0115]图35说明了根据本发明实施例的加宽第一多个沟槽之后的半导体器件。第一多个沟槽420使用如图35所描述的各向同性蚀刻过程来加宽。
[0116]图36说明了根据本发明实施例的封闭加宽的第一多个沟槽之后的半导体器件。
[0117]第一填充衬里415淀积在基底10上。在一个实施例中，第一填充衬里415可以包括被配置为流入第一多个沟槽420的氧化物。在一个实施例中，第一填充衬里415可以包括四乙基硅氧烷(TE0S)。第一填充衬里415形成第一多个沟槽420内的空隙。
[0118]图37说明了根据本发明实施例的在第一填充衬里和第一硬掩膜层内为第二多个沟槽形成开口之后的半导体器件。抗蚀剂层(未示出)淀积和图案化。使用图案化的抗蚀剂层，开口 430形成在第一硬掩膜层410和第一填充衬里415内。第二多个沟槽的开口 130形成在第一多个沟槽420的开口之间。
[0119]图38说明了根据本发明实施例的形成第二多个沟槽之后的半导体器件。第二多个沟槽440使用各向异性蚀刻过程来形成。第二多个沟槽440可以形成至与一个实施例中的第一多个沟槽420相同的深度。
[0120]图39说明了根据本发明实施例的加宽第二多个沟槽之后的半导体器件。第二多个沟槽440使用各向同性蚀刻过程来加宽，其对于基底10是选择性的。结果，第一填充衬里415没有移除。当蚀刻前端到达第一多个沟槽420的侧壁时各向同性蚀刻停止，由此在第一多个沟槽40之间形成连接沟槽450。
[0121]图40说明了根据本发明实施例的在用第二填充衬里填充第二多个沟槽之后的半导体器件。第二填充衬里460淀积在基底10上。第二填充衬里460可以形成连接沟槽450内的空隙并装衬连接沟槽450的侧壁。因此，第二填充衬里460接触第一填充衬里415。在一个实施例中，第二填充衬里460可以包括被配置为流入连接沟槽450的氧化物。在一个实施例中，第二填充衬里460可以包括四乙基硅氧烷(TE0S)。在各种实施例中，第一填充衬里415和第二填充衬里460包括相同的材料。
[0122]图41说明了根据本发明实施例的形成背面空腔之后的半导体器件。
[0123]背面硬掩膜470淀积在基底10的背表面上并图案化。第一空腔110如先前实施例中的那样从基底10的背面蚀刻。在各种实施例中，第一空腔110的直径小于包括第一多个沟槽420和连接沟槽450的沟槽阵列的直径。第一空腔110可以与第一多个沟槽420和连接沟槽450的位置不对齐。由于例如当经历硅蚀刻化学过程时第一和第二填充衬里415和460的更低或可忽略的蚀刻速率，形成第一空腔110的空腔蚀刻在第一多个沟槽420和连接沟槽450中停止。
[0124]图42说明了根据本发明实施例的释放薄膜层之后的半导体器件。
[0125]第一和第二填充衬里415和460、过填充层230可以使用单个蚀刻过程来移除。例如，第一和第二填充衬里415和460和第一硬掩膜层410可以使用单个过程来蚀刻。在另一实施例中，在蚀刻第一和第二填充衬里415和460后,第一硬掩膜层410可以蚀刻。
[0126]图43和44说明了通过从前面形成沟槽阵列并在减薄过程后从背面移除沟槽阵列来制造半导体器件的可选实施例。
[0127]在这个实施例中，减薄过程被使用来替代如各种实施例中描述的深蚀刻过程。减薄过程可以在图1-42描述的任何实施例中实施。作为说明，图43说明了减薄基底10以暴露多个沟槽220的底表面，例如，如图17-19中所描述的那样。替代图20中所说明的蚀刻过程，研磨过程可以用于减薄基底10。因此，减薄过程之后，随后的过程可以遵循图21-23所描述的实施例以便形成图44中所说明的第二空腔120和第三空腔140。
[0128]本发明已参考说明性实施例进行描述，但是本描述并不意图被解释为限制含义。在参照本说明书时，说明性实施例的各种修改和组合以及本发明的其它实施例对本领域技术人员来说将是显而易见的。作为说明，图1-42中所描述的实施例在可选实施例中可以彼此组合。因此，附加权利要求意图包含任何这样的修改或实施例。
[0129]尽管本发明及其优势已详细描述，但应该理解，在这里可以进行各种改变、替代和修改而不脱离由附加权利要求所定义的本发明的精神和范围。例如，本领域技术人员将容易理解的是，在这里描述的许多特征，功能，过程以及材料可以变化同时保持在本发明的范围内。
[0130]此外，本申请的范围并不意图限于说明书中描述的过程、机器、制造、物质组成、装置、方法和步骤的特定实施例中。如本领域技术人员从本发明的公开将容易理解的，根据本发明可以利用与在这里所描述的对应实施例执行基本相同功能或达到基本相同结果的、目前存在的或是以后将发展的过程、机器、制造、物质组成、装置、方法或步骤。因此，附加权利要求意图在它们范围内包括这样的过程、机器、制造、物质组成、装置、方法或步骤。
【权利要求】
1.一种形成半导体器件的方法，所述方法包括: 在工件的第一表面上形成牺牲层，该工件具有第一表面和相对的第二表面； 在牺牲层上形成薄膜； 从第二表面形成穿过工件的通孔以暴露牺牲层的表面；以及 从第二表面移除牺牲层的至少一部分以形成薄膜之下的空腔，其中空腔与薄膜对齐。
2.根据权利要求1的方法，其中薄膜的内侧壁面对牺牲层的外侧壁。
3.根据权利要求1的方法，进一步包括图案化牺牲层。
4.根据权利要求3的方法，其中形成图案化牺牲层包括: 使用硬掩膜暴露工件的第一表面的区域；以及 通过氧化暴露的区域而形成氧化物层。
5.根据权利要求3的方法，其中形成图案化牺牲层包括: 使用硬掩膜暴露工件的第一表面的多个区域；以及 通过氧化暴露的多个区 域而形成多个氧化物区域。
6.根据权利要求3的方法，其中形成图案化牺牲层包括: 在工件中从第一表面形成多个沟槽； 使用填充材料填充多个沟槽； 在第一表面上过填充该填充材料；以及 图案化在第一表面上的该填充材料。
7.根据权利要求6的方法，其中多个沟槽包括沟槽矩阵，矩阵中的每个沟槽彼此紧挨着布置。
8.根据权利要求6的方法，其中多个沟槽包括同心沟槽。
9.根据权利要求6的方法，其中多个沟槽包括: 沟槽矩阵，矩阵中的每个沟槽彼此紧挨着布置；以及 围绕沟槽矩阵布置的沟槽。
10.根据权利要求6的方法，其中蚀刻穿过工件的通孔包括: 从第二表面蚀刻工件以暴露多个沟槽的表面； 通过从第二表面蚀刻多个沟槽中的填充材料来形成多个支柱；以及 从第二表面蚀刻多个支柱。
11.根据权利要求6的方法，其中蚀刻穿过工件的通孔包括: 从第二表面蚀刻工件以暴露多个沟槽的表面； 从第二表面移除多个沟槽之间的工件的材料；以及 从第二表面蚀刻多个沟槽中的填充材料。
12.根据权利要求3的方法，进一步包括从第一表面在工件中形成多个掩埋空腔，其中多个掩埋空腔与图案化牺牲层对齐。
13.根据权利要求12的方法，其中蚀刻穿过工件的通孔包括: 从第二表面蚀刻工件以暴露图案化牺牲层的第二表面；以及 通过使工件的第二表面暴露于各向同性蚀刻过程来组合多个掩埋空腔。
14.根据权利要求3的方法，其中形成牺牲层包括: 从第一表面在工件中形成第一多个沟槽；用第一介电层填充第一多个沟槽，第一介电层密封第一多个沟槽的每一个以形成第一多个掩埋空腔； 从第一表面在工件中形成第二多个沟槽，其中第二多个沟槽的每个沟槽设置在第一多个沟槽的相邻沟槽之间； 用第二介电层填充第二多个沟槽，第二介电层密封第二多个沟槽的每一个以形成第二多个掩埋空腔；以及 在工件的第一表面上平面化第二介电层的顶表面。
15.根据权利要求14的方法，其中第一多个沟槽包括第一沟槽矩阵，第一矩阵中的每个沟槽彼此紧挨着布置，其中第二多个沟槽包括第二沟槽矩阵，第二矩阵中的每个沟槽彼此紧挨着布置。
16.根据权利要求15的方法，其中第二矩阵相对于第一矩阵交错。
17.根据权利要求14的方法，其中第一多个沟槽包括第一同心沟槽，其中第二多个沟槽包括第二同心沟槽。
18.根据权利要求14的方法，其中从第二表面蚀刻穿过工件的通孔包括: 蚀刻穿过工件的第一孔，第一孔暴露第一多个沟槽中的第一介电层的底表面以及第二多个沟槽中的第二 介电层的底表面；以及 蚀刻第一多个沟槽中的第一介电层以及第二多个沟槽中的第二介电层。
19.一种形成半导体器件的方法，所述方法包括: 从具有第一表面和相对的第二表面的工件的所述第一表面，在工件中形成包括填充材料的多个沟槽； 在多个沟槽上形成第一牺牲层； 在第一牺牲层上形成薄膜； 从第二表面，从多个沟槽移除该填充材料以暴露第一牺牲层的表面；以及 移除第一牺牲层的至少一部分。
20.根据权利要求19的方法，进一步包括: 在薄膜上形成第二牺牲层，其中释放薄膜包括移除第二牺牲层的至少一部分。
21.根据权利要求19的方法，其中多个沟槽包括沟槽矩阵，矩阵中的每个沟槽彼此紧挨着布置。
22.根据权利要求19的方法，其中多个沟槽包括同心沟槽。
23.根据权利要求19的方法，其中多个沟槽包括: 沟槽矩阵，矩阵中的每个沟槽彼此紧挨着布置；以及 围绕沟槽矩阵布置的沟槽。
24.根据权利要求19的方法，其中蚀刻穿过工件的通孔包括: 从第二表面各向异性蚀刻工件以暴露多个沟槽的表面； 通过从第二表面蚀刻多个沟槽中的填充材料而形成多个支柱；以及 从第二表面蚀刻多个支柱。
25.根据权利要求19的方法，其中蚀刻穿过工件的通孔包括: 从第二表面各向异性蚀刻工件以暴露多个沟槽的表面； 从第二表面移除多个沟槽之间的工件的材料；以及从第二表面蚀刻多个沟槽中的填充材料。
26.—种半导体器件,包括: 第一空腔，设置在具有第一表面和相对的第二表面的基底中，第一空腔从第一表面延伸到基底中； 第二空腔，设置在基底中，第二空腔从第二表面延伸到第一空腔以形成连续空腔，其中第一空腔包括第一中心点，其中第二空腔包括第二中心点，其中第一空腔至少部分与第二空腔重叠； 可移动薄膜层，设置在基底的第二表面上，其中可移动薄膜层的可移动部分包括第三中心点，其中第三中心点和第二中心点对齐。
27.根据权利要求26的器件，其中沿着平行于第二表面的平面，第一中心点与第二中心点隔开。
28.根据权利要求26的器件，其中第一空腔和第二空腔沿着平行于第二表面的平面具有不同的临界尺寸。
29.根据权利要求26的器件，进一步包括:第三空腔，设置在基底的第二表面上在可移动薄膜层和第二空腔之间。
30.根据权利要求29的器件，其中第三空腔包括第四中心点，其中第四中心点和第二中心点对齐。
31.根据权利要求29的器件，其中可移动薄膜层的内侧壁面对第三空腔。
32.—种形成半导体器件的方法，所述方法包括: 在具有第一表面和相对的第二表面的工件中形成第一牺牲层； 在工件的第一表面上形成第二牺牲层，第二牺牲层与第一牺牲层对齐； 在第二牺牲层上形成薄膜； 暴露第二牺牲层的表面；以及 移除第一牺牲层和第二牺牲层的至少一部分来形成薄膜下的空腔，其中空腔与薄膜对齐。
33.根据权利要求32的方法，其中暴露第二牺牲层的表面包括从第二表面减薄工件。
34.根据权利要求32的方法，其中暴露第二牺牲层的表面包括从第二表面在工件中蚀刻孔。
35.根据权利要求32的方法，其中形成第一牺牲层包括在工件中形成多个沟槽并填充多个沟槽。
36.一种形成半导体器件的方法，所述方法包括: 在具有第一表面和相对的第二表面的工件的第一表面上形成牺牲层； 在牺牲层上形成薄膜； 从第二表面减薄工件；以及 在减薄工件之后，移除牺牲层的至少一部分来形成薄膜下的空腔，其中空腔与薄膜对齐。
37.根据权利要求36的方法，进一步包括图案化牺牲层，其中形成图案化牺牲层包括: 使用硬掩膜暴露工件的第一表面的区域；以及 通过氧化暴露的区域而形成氧化物层。
38.根据权利要求36的方法，进一步包括图案化牺牲层，其中形成图案化牺牲层包括: 使用硬掩膜暴露工件的第一表面的多个区域；以及 通过氧化暴露的多个区域而形成多个氧化物区域。
39.根据权利要求36的方法，进一步包括图案化牺牲层，其中形成图案化牺牲层包括: 从第一表面在工件中形成多个沟槽； 用填充材料填充多个沟槽； 在第一表面上过填充该填充材料；以及 图案化在第一表面上的该填充材料。
40.根据权利要求36的方法，进一步包括: 图案化牺牲层；以及 从第一表面在工件中形成多个掩埋空腔，其中多个掩埋空腔与图案化牺牲层对齐。
41.根据权利要求36的方法，其中形成牺牲层包括: 从第一表面在工件中形成第一多个沟槽； 用第一介电层填 充第一多个沟槽，第一介电层密封第一多个沟槽的每一个以形成第一多个掩埋空腔； 从第一表面在工件中形成第二多个沟槽，其中第二多个沟槽的每个沟槽设置在第一多个沟槽的相邻沟槽之间； 用第二介电层填充第二多个沟槽，第二介电层密封第二多个沟槽的每一个以形成第二多个掩埋空腔；以及 在工件的第一表面上平面化第二介电层的顶表面。
【文档编号】B81C1/00GK104053105SQ201410094261
【公开日】2014年9月17日 申请日期:2014年3月14日 优先权日:2013年3月14日
【发明者】C.阿伦斯, S.巴尔岑, A.德赫, W.弗里萨 申请人:英飞凌科技股份有限公司