半导体结构及其制造方法与流程

本揭露涉及半导体结构及其制造方法

背景技术：

涉及半导电装置的电子设备对于许多现代应用来说是必不可少的。半导电装置已经历迅速发展。材料及设计中的技术进步已产生若干代半导电装置，其中每一代半导电装置具有比前一代半导电装置更小且更复杂的电路。在进步及创新的进程中，功能密度(即，每芯片区互连装置的数目)已大体增加，同时几何大小(即，可使用制作工艺创建的最小组件)已减小。此类进步已增加处理及制造半导电装置的复杂性。

近来已开发微机电系统(mems)装置，且在电子设备中也通常涉及mems装置。mems装置是微型大小的装置，其大小通常在从小于1微米到数毫米的范围内。mems装置包含使用半导电材料制作来形成机械及电构件。mems装置可包含用于实现机电功能性的若干个元件(例如，固定或可移动元件)。对于许多应用来说，mems装置电连接到外部电路以形成完整mems系统。通常，所述连接是通过线接合形成。mems装置广泛用于各种应用中。mems应用包含运动传感器、气体检测器、压力传感器、打印机喷嘴等等。此外，mems应用延伸到光学应用(例如可移动镜)及射频(rf)应用(例如rf开关)等等。

随着技术演进，装置的设计鉴于整体的小尺寸以及电路的功能性及量的增加而变得更复杂。许多制造操作是在此小的且高性能半导体装置内实施。以小型化尺度制造半导体装置变得更复杂。制造的复杂性的增加可导致缺陷(例如高合格率损失、电互连的不良可靠性、翘曲等)。因此，一直需要修改电子设备中的装置的结构及制造方法以便改进装置性能以及减少制造成本及处理时间。

技术实现要素：

根据本揭露一实施例，一种半导体结构包括：第一衬底以及第二衬底。其中，第一衬底包含延伸到第一衬底中的腔、放置于所述腔内的装置、放置于第一衬底上方的第一电介质层及由第一电介质层环绕的第一导电结构；第二衬底含放置于第二衬底上方的第二电介质层及由第二电介质层环绕的第二导电结构。其中，第一导电结构与第二导电结构接合且第一电介质层与第二电介质层接合以密封腔。

附图说明

当与附图一起阅读时，依据以下详细描述最佳地理解本揭露的各方面。应强调，根据本行业中的标准实践，各种构件未按比例绘制。事实上，为论述的清晰起见，可任意地增大或减小各种构件的尺寸。

图1是根据本揭露的一些实施例的半导体结构的示意图。

图1a是根据本揭露的一些实施例的半导体结构的示意性俯视图。

图2是根据本揭露的一些实施例的半导体结构的示意图。

图3是根据本揭露的一些实施例的制造半导体结构的方法的流程图。

图3a到3d是根据本揭露的一些实施例的通过图3的方法制造半导体结构的示意图。

图4是根据本揭露的一些实施例的制造半导体结构的方法的流程图。

图4a到4i是根据本揭露的一些实施例的通过图4的方法制造半导体结构的示意图。

具体实施方式

以下揭露提供用于实施所提供标的物的不同构件的许多不同实施例或实例。下文描述组件及布置的特定实例以简化本揭露。当然，这些组件及布置仅为实例且不打算为限制的。举例来说，在以下描述中，在第二构件上方或在第二构件上形成第一构件可包含其中以直接接触方式形成第一及第二构件的实施例，且还可包含其中可在第一与第二构件之间形成额外构件使得第一与第二构件可不直接接触的实施例。另外，本揭露可在各种实例中重复参考编号及/或字母。此重复是出于简化及清晰的目的且本身不叙述所论述的各种实施例及/或配置之间的关系。

此外，本文中可为了易于描述而使用空间相对术语(例如“下面”、“下方”、“下部”、“上面”、“上部”等等)来描述一个元件或特征与另一(些)元件或特征的关系，如各图中所说明。所述空间相对术语打算除图中所描绘的定向外还涵盖装置在使用或操作中的不同定向。装备可以其它方式定向(旋转90度或处于其它定向)且同样可相应地解释本文中所使用的空间相对描述语。

电子设备可包含多个mems传感器，且在新一代mems应用中，那些传感器可整合到半导电芯片上。举例来说，运动或惯性传感器用于消费者电子器件(例如智能电话、平板计算机、游戏控制台)中及汽车碰撞检测系统中的运动激活的用户接口。为了捕获三维空间内的完整移动范围，运动传感器通常以组合方式利用加速度计及陀螺仪。加速度计检测线性移动，且陀螺仪检测角移动。另外，磁性传感器(例如电子罗盘)也整合到芯片上以进行导航。磁性传感器可确定外部磁场的方向。为了满足消费者对低成本、高质量及小装置占用面积的需求，将多个传感器一起整合于同一衬底上。

mems封装是通过各种工艺制作。mems封装包含与另一衬底共晶接合的衬底及由衬底中的一者的腔围封的mems装置。衬底的共晶接合必须在高温(举例来说，大于400℃)下执行且需要在接合期间在衬底上施加大的压缩力(举例来说，大于30,000n)。此高温或大压缩力将导致对mems封装的热内部应力、衬底中的裂缝或对衬底中的电互连件的损坏。因此，mems封装的可靠性及性能将受到不利影响。

本揭露针对于一种包含与另一衬底接合的衬底的半导体结构。所述衬底通过直接接合分别放置于所述衬底上方的导电结构及直接接合分别放置于所述衬底上方的电介质层而接合。所述衬底的此接合可在低温(举例来说，低于250℃)下执行，且所述衬底可在不在所述衬底上施加压缩力的情况下接合。因此，所述半导体结构将不会被高温或大的力损坏。此外，由于所述半导体结构将不会在接合期间经受高温，因此会易于受高温(举例来说，大于300℃)而劣化的装置(例如加速度计)将不会被高温影响且因此可在接合操作之前形成于所述衬底上方。本发明还揭示其它实施例。

图1是根据本揭露的一些实施例的半导体结构100的示意性横截面图。在一些实施例中，半导体结构100经配置以用于感测各种特性，例如运动、移动、磁场、压力等或其组合。在一些实施例中，半导体结构100包含第一衬底101及堆叠于第一衬底101上方的第二衬底102。将了解，半导体结构100可包含彼此上下堆叠的一或多个衬底。

在一些实施例中，半导体结构100包含第一衬底101。在一些实施例中，第一衬底101可包含放置于第一衬底101上方或放置于第一衬底101中的数个电路及一或多个主动元件(例如晶体管等)。在一些实施例中，形成于第一衬底101上方或形成于第一衬底101中的电路可为适合于特定应用的任何类型的电路。在一些实施例中，第一衬底101是mems衬底。

在一些实施例中，第一衬底101包含第一衬底层101a。在一些实施例中，数个电路或金属结构放置于第一衬底层101a上方或放置于第一衬底层101a内。在一些实施例中，第一衬底层101a包含半导电材料(例如硅)或其它适合材料。在一些实施例中，第一衬底层101a是硅衬底或硅晶片。在一些实施例中，晶体管、电容器、电阻器、二极管、光电二极管及/或类似装置放置于第一衬底层101a上方。

在一些实施例中，第一衬底101包含放置于第一衬底101或第一衬底层101a上方的第一电介质层101b。在一些实施例中，第一电介质层101b与第一衬底层101a的表面共形。在一些实施例中，第一电介质层101b包含电介质材料，例如氧化物、氮化物、二氧化硅、氮化硅、氧氮化硅、碳化硅、聚合物等等。

在一些实施例中，第一衬底101包含由第一电介质层101b环绕的第一导电结构101c。在一些实施例中，第一导电结构101c在第一电介质层101b内延伸且放置于第一电介质层101b内。在一些实施例中，第一导电结构101c与第一衬底层101a中的电路电连接。在一些实施例中，第一导电结构101c在第一衬底层101a上方且在第一电介质层101b内横向延伸。在一些实施例中，第一导电结构101c沿着第一衬底101的外围101f、在第一衬底层101a上方且在第一电介质层101b内横向延伸。

在一些实施例中，第一导电结构101c呈部分闭合环圈或呈环形状。在一些实施例中，第一导电结构101c是接合环。在一些实施例中，第一导电结构101c是用于密封腔101g的密封环。在一些实施例中，第一导电结构101c包含导电或金属材料，例如金、银、铜、镍、钨、铝、锡及/或其合金。在一些实施例中，第一电介质层101b包含顶部表面101d，且第一导电结构101c包含顶部表面101e，且第一电介质层101b的顶部表面101d与第一导电层101c的顶部表面101e处于同一水平线。

在一些实施例中，第一衬底101包含延伸到第一衬底101或第一衬底层101a中的腔101g。在一些实施例中，腔101g从第一电介质层101b延伸到第一衬底层101a。在一些实施例中，腔101g由第一电介质层101b到第一衬底层101a界定。在一些实施例中，腔101g凹陷到第一电介质层101b及第一衬底层101a中。

在一些实施例中，第一衬底101包含放置于腔101g内的装置101h。在一些实施例中，装置101h可相对于第一衬底层101a及第一电介质层101b位移或移动。在一些实施例中，装置101h经配置以用于感测一或多个特性，例如运动、移动、压力等或其组合。在一些实施例中，装置101h包含用于对沿着平面的运动做出反应的检验质量块。在一些实施例中，装置101h是mems装置。在一些实施例中，装置101h是用于测量线性加速度的加速度计。在一些实施例中，装置101h是用于测量角速度的陀螺仪。

在一些实施例中，半导体结构100包含第二衬底102。在一些实施例中，第二衬底102可包含放置于第二衬底102上方或放置于第二衬底102中的数个电路及一或多个主动元件(例如晶体管等)。在一些实施例中，形成于第二衬底102上方或形成于第二衬底102中的电路可为适合于特定应用的任何类型的电路。在一些实施例中，第二衬底102是cmos衬底。在一些实施例中，第二衬底102包含数个cmos组件或装置。

在一些实施例中，第二衬底102是与第一衬底101相对地放置。在一些实施例中，第二衬底102放置于第一衬底101上方或堆叠于第一衬底101上方。在一些实施例中，第一衬底101与第二衬底102对准。在一些实施例中，第一衬底101的外围101f与第二衬底102的外围102f垂直对准。在一些实施例中，第二衬底102包含第二衬底层102a。在一些实施例中，数个电路或金属结构放置于第二衬底层102a上方或放置于第二衬底层102a内。在一些实施例中，第二衬底层102a包含半导电材料(例如硅)或其它适合材料。在一些实施例中，第二衬底层102a是硅衬底或硅晶片。在一些实施例中，晶体管、电容器、电阻器、二极管、光电二极管及/或类似装置放置于第二衬底层102a上方。在一些实施例中，第二衬底层102a具有与上文所描述或图1中所说明的第一衬底层101a类似的配置。

在一些实施例中，第二衬底102包含放置于第二衬底102或第二衬底层102a上方的第二电介质层102b。在一些实施例中，第二电介质层102b与第一电介质层101b相对地放置。在一些实施例中，第二电介质层102b与第二衬底层102a的表面共形。

在一些实施例中，第二电介质层102b的至少一部分与第一电介质层101b的一部分接合。在一些实施例中，第二电介质层102b的至少一部分与第一电介质层101b的一部分直接接合或介接。在一些实施例中，腔101g由第一衬底101及第二电介质层102b围封。在一些实施例中，腔101g由第一衬底层101a、第一电介质层101b及第二电介质层102b围封。

在一些实施例中，第一电介质层101b与第二电介质层102b对准。在一些实施例中，第二电介质层102b包含与第一电介质层101b的顶部表面101d介接且对准的顶部表面102d。在一些实施例中，第一电介质层101b的一部分与第二电介质层102b的一部分接合以密封腔101g。在一些实施例中，腔101g是密封的或气密的。在一些实施例中，腔101g呈真空或处于低于约1大气压力(atm)的气体压力下。

在一些实施例中，第二电介质层102b包含电介质材料，例如氧化物、氮化物、二氧化硅、氮化硅、氧氮化硅、碳化硅、聚合物等等。在一些实施例中，第二电介质层102b包含与第一电介质层101b相同的材料或与第一电介质层101b不同的材料。在一些实施例中，第二电介质层102b具有与上文所描述或图1中所说明的第一电介质层101b类似的配置。

在一些实施例中，第二衬底102包含由第二电介质层102b环绕的第二导电结构102c。在一些实施例中，第二导电结构102c在第二电介质层102b内延伸且放置于第二电介质层102b内。在一些实施例中，第二导电结构102c与第二衬底层102a中的电路电连接。在一些实施例中，第二导电结构102c在第二衬底层102a上方且在第二电介质层102b内横向延伸。在一些实施例中，第二导电结构102c是重分布层(rdl)的一部分。在一些实施例中，第二导电结构102c沿着第二衬底102的外围102f、在第二衬底层102a上方且在第二电介质层102b内横向延伸。在一些实施例中，导电通路或导电插头放置于第二导电结构102c上方且从第二导电结构102c延伸以用于信号路由。在一些实施例中，来自第二导电结构102c的电信号可通过导电通路或导电插头从第二导电结构102c拾取。在一些实施例中，导电通路或导电插头延伸穿过第二电介质层102b或第二衬底层102a。

在一些实施例中，第二导电结构102c呈部分闭合环圈或呈环形状。在一些实施例中，第二导电结构102c是接合环。在一些实施例中，第二导电结构102c是用于密封腔101g的密封环。在一些实施例中，第二导电结构102c包含导电或金属材料，例如金、银、铜、镍、钨、铝、锡及/或其合金。在一些实施例中，第二导电结构102c包含与第一导电结构101c相同的材料或与第一导电结构101c不同的材料。在一些实施例中，第二导电结构102c包含顶部表面102e，顶部表面102e与第二电介质层102b的顶部表面102d处于同一水平线。

在一些实施例中，第二导电结构102c放置于第一导电结构101c上方或与第一导电结构101c相对地放置。在一些实施例中，第一导电结构101c与第二导电结构102c对准。在一些实施例中，第一导电结构101c的顶部表面101e与第二导电结构102c的顶部表面102e介接且对准。在一些实施例中，第一导电结构101c与第二导电结构102c接合。在一些实施例中，第一导电结构101c的至少一部分与第二导电结构102c的一部分直接接合或介接。在一些实施例中，第一导电结构101c与第二导电结构102c接合，使得腔101g是密封的或气密的。

在一些实施例中，第一导电结构101c与第二导电结构102c互补。在一些实施例中，第一导电结构101c在结构上与第二导电结构102c互补。在一些实施例中，第一导电结构101c的尺寸类似于第二导电结构102c的尺寸。在一些实施例中，第一导电结构101c的顶部表面101e具有与第二导电结构102c的顶部表面102e类似的尺寸。

在一些实施例中，第一导电结构101c与第二导电结构102c接合且电连接，使得第一衬底101与第二衬底102整合在一起。在一些实施例中，第一衬底101的电路与第二衬底102的电路电连接。在一些实施例中，第一导电结构101c或第二导电结构102c与放置于第二衬底层102a上方或放置于第二电介质层102b内的电路电连接。在一些实施例中，第二导电结构102c通过在第二电介质层102b内延伸的通路而与第二电介质层102b中的电路电连接。在一些实施例中，如图1a(半导体结构100的俯视横截面图)中所展示，第一导电结构101c或第二导电结构102c配置成闭合环圈形状或环状形状。在一些实施例中，如图1a中所展示，一个以上第一导电结构101c配置于第一衬底层101a上方且在第一衬底层101a上方延伸。在一些实施例中，一个以上第二导电结构102c配置于第一衬底层101a上方且在第一衬底层101a上方延伸。在一些实施例中，通过增加第一导电结构101c或第二导电结构102c的环圈的数目可使腔101g的密封进步或可加强对装置101h抵抗湿气或污染的保护。

图2是根据本揭露的一些实施例的半导体结构200的示意性横截面图。在一些实施例中，半导体结构200经配置以用于感测各种特性，例如运动、移动等。在一些实施例中，半导体结构200包含第一衬底201、第二衬底202、电介质层203、导电结构204、室205及装置206以及界面207。

在一些实施例中，第二衬底202与第一衬底201相对地放置。在一些实施例中，第二衬底202堆叠于第一衬底201上方。将了解，半导体结构200可包含彼此上下堆叠的一或多个衬底。在一些实施例中，第一衬底201与第二衬底202对准。

在一些实施例中，第一衬底201可包含放置于第一衬底201上方或放置于第一衬底201中的数个电路及一或多个主动元件(例如晶体管等)。在一些实施例中，形成于第一衬底201上方或形成于第一衬底201中的电路可为适合于特定应用的任何类型的电路。在一些实施例中，第一衬底201是mems衬底。在一些实施例中，第一衬底201包含半导电材料(例如硅)或其它适合材料。在一些实施例中，第一衬底201是硅衬底或硅晶片。在一些实施例中，第一衬底201具有与上文所描述或图1中所说明的半导体结构100的第一衬底层101a类似的配置。

在一些实施例中，第二衬底202可包含放置于第二衬底202上方或放置于第二衬底202中的数个电路及一或多个主动元件(例如晶体管等)。在一些实施例中，形成于第二衬底202上方或形成于第二衬底202中的电路可为适合于特定应用的任何类型的电路。在一些实施例中，第二衬底202是cmos衬底。在一些实施例中，第二衬底202包含数个cmos组件或装置。在一些实施例中，第二衬底202包含半导电材料(例如硅)或其它适合材料。在一些实施例中，第二衬底202是硅衬底或硅晶片。在一些实施例中，第二衬底202具有与上文所描述或图1中所说明的半导体结构100的第二衬底层102a类似的配置。

在一些实施例中，电介质层203放置于第一衬底201与第二衬底202之间。在一些实施例中，电介质层203与第一衬底201及第二衬底202接合。在一些实施例中，电介质层203与第一衬底201的一部分直接接合或介接。在一些实施例中，电介质层203与第二衬底202直接接合或介接。在一些实施例中，电介质层203与第一衬底201的表面及第二衬底202的表面共形。在一些实施例中，电介质层203与第一衬底201及第二衬底202对准。在一些实施例中，第一衬底201的外围与电介质层203的侧壁203c对准。在一些实施例中，第二衬底202的外围与电介质层203的侧壁203c对准。

在一些实施例中，电介质层203包含电介质材料，例如氧化物、氮化物、二氧化硅、氮化硅、氧氮化硅、碳化硅、聚合物等等。在一些实施例中，电介质层203具有与如上文所描述或图1中所说明的半导体结构100的第一电介质层101b或第二电介质层102b类似的配置。

在一些实施例中，导电结构204放置于电介质层203内。在一些实施例中，导电结构204由电介质层203环绕。在一些实施例中，导电结构204沿着第一衬底201的外围201a或第二衬底202的外围202a横向延伸。在一些实施例中，导电结构204是半导体结构200的电路的一部分。在一些实施例中，导电结构204与第一衬底201的电路及第二衬底202的电路电连接。在一些实施例中，导电结构204是重分布层(rdl)的一部分。在一些实施例中，导电结构204呈部分闭合环圈或呈环形状。在一些实施例中，导电结构204是接合环。

在一些实施例中，导电结构204包含导电或金属材料，例如金、银、铜、镍、钨、铝、锡及/或其合金。在一些实施例中，导电结构204具有与如上文所描述或图1中所说明的半导体结构100的第一导电结构101c或第二导电结构102c类似的配置。

在一些实施例中，室205从第一衬底201延伸到电介质层203且由第一衬底201及电介质层203围封。在一些实施例中，室205的一部分突出到电介质层203中。在一些实施例中，室205的一部分突出到第一衬底201中。在一些实施例中，室205是半导体结构200内部的空隙。在一些实施例中，室205是密封的或气密的。在一些实施例中，室205呈真空或处于低于约1大气压力(atm)的气体压力下。在一些实施例中，室205具有与如上文所描述或图1中所说明的半导体结构100的腔101g类似的配置。

在一些实施例中，装置206放置于室205内。在一些实施例中，装置206可相对于第一衬底201、第二衬底202及电介质层203位移或移动。在一些实施例中，装置206经配置以用于感测一或多个特性，例如运动、移动等。在一些实施例中，装置206包含用于对沿着平面的运动做出反应的检验质量块。在一些实施例中，装置206是mems装置。在一些实施例中，装置206是用于测量线性加速度的加速度计。在一些实施例中，装置206是用于测量角速度的陀螺仪。在一些实施例中，装置206具有与如上文所描述或图1中所说明的半导体结构100的装置101h类似的配置。

在一些实施例中，界面207放置于电介质层203或导电结构204内。在一些实施例中，界面207至少部分地跨越电介质层203。在一些实施例中，界面207至少部分地跨越导电结构204。在一些实施例中，界面207从电介质层203的侧壁203c朝向室205延伸。在一些实施例中，界面207基本上正交于电介质层203的侧壁203c。在一些实施例中，界面207至少部分地环绕室205。在一些实施例中，界面207将电介质层203划分成上部部分203a及下部部分203b。在一些实施例中，界面207将导电结构204划分成上部部分204a及下部部分204b。在一些实施例中，界面207在具有特定范围的波长的电磁辐射下是可识别的或可见的。

在本揭露中，还揭示一种制造半导体结构(100或200)的方法。在一些实施例中，通过方法300形成半导体结构(100或200)。方法300包含若干个操作，且作为操作的序列的描述及说明不应视为限制。图3是制造半导体结构(100或200)的方法300的实施例。方法300包含若干个操作(301、302、303及304)。

在操作301中，接收或提供第一衬底101，如图3a中所展示。在一些实施例中，第一衬底101包含第一衬底层101a、第一电介质层101b、第一导电结构101c、腔101g及装置101h。在一些实施例中，第一电介质层101b放置于第一衬底层101a上方。在一些实施例中，第一导电结构101c由第一电介质层101b环绕。在一些实施例中，第一导电结构101c至少部分地从第一电介质层101b暴露。在一些实施例中，第一衬底101、第一衬底层101a、第一电介质层101b、第一导电结构101c、腔101g及装置101h具有与在上文所描述或者图1或2中所说明的半导体结构100类似的配置。

在操作302中，接收或提供第二衬底102，如图3b中所展示。在一些实施例中，第二衬底102包含第二衬底层102a、第二电介质层102b及第二导电结构102c。在一些实施例中，第二电介质层102b放置于第二衬底层102a上方。在一些实施例中，第二导电结构102c由第二电介质层102b环绕。在一些实施例中，第二导电结构102c至少部分地从第二电介质层102b暴露。在一些实施例中，第二衬底102、第二衬底层102a、第二电介质层102b及第二导电结构102c具有与在上文所描述或者图1或2中所说明的半导体结构100类似的配置。

在操作303中，将第一电介质层101b与第二电介质层102b接合，如图3c或3d中所展示。在一些实施例中，将第二衬底102翻转且接合于第一衬底101上方。在一些实施例中，将第一衬底101与第二衬底102对准。在一些实施例中，将第一电介质层101b与第二电介质层102b对准。在一些实施例中，将第一电介质层101b与第二电介质层102b永久接合。在一些实施例中，在将第一电介质层101b与第二电介质层102b接合时在第一电介质层101b与第二电介质层102b之间形成界面207。

在一些实施例中，通过直接接合、熔融接合操作或任何其它适合操作将第一电介质层101b与第二电介质层102b接合。在一些实施例中，在小于约250℃的温度下操作第一电介质层101b与第二电介质层102b的接合。在一些实施例中，所述温度小于约400℃。在一些实施例中，所述温度为约200℃到约300℃。在一些实施例中，可在不在第一衬底101或第二衬底102上方施加外部力的情况下将第一电介质层101b与第二电介质层102b接合。在一些实施例中，在接合第一电介质层101b与第二电介质层102b时在第一衬底101或第二衬底102上方施加小于约1000n的压缩力。在一些实施例中，所述压缩力小于30000n。由于第一电介质层101b与第二电介质层102b的接合是在低温(举例来说，小于250℃)下操作且在接合操作期间不在第一衬底101或第二衬底102上方施加压缩力或者在第一衬底101或第二衬底102上方施加很小的压缩力，因此可最小化或防止对第一衬底101及第二衬底102的损坏。

在操作304中，将第一导电结构101c与第二导电结构102c接合，如图3c或3d中所展示。在一些实施例中，将第二衬底102翻转且将其接合于第一衬底101上方。在一些实施例中，将第一衬底101与第二衬底102对准。在一些实施例中，将第一导电结构101c与第二导电结构102c对准。在一些实施例中，将第一导电结构101c与第二导电结构102c永久接合。在一些实施例中，在将第一导电结构101c与第二导电结构102c接合时在第一导电结构101c与第二导电结构102c之间形成界面207。

在一些实施例中，通过直接接合、熔融接合操作或任何其它适合操作将第一导电结构101c与第二导电结构102c接合。在一些实施例中，在小于约250℃的温度下操作第一导电结构101c与第二导电结构102c的接合。在一些实施例中，所述温度小于约400℃。在一些实施例中，所述温度为约200℃到约300℃。在一些实施例中，可在不在第一衬底101或第二衬底102上方施加外部力的情况下将第一导电结构101c与第二导电结构102c接合。在一些实施例中，在接合第一导电结构101c与第二导电结构102c时在第一衬底101或第二衬底102上方施加小于约1000n的压缩力。在一些实施例中，所述压缩力小于30000n。由于第一导电结构101c与第二导电结构102c的接合是在低温(举例来说，小于250℃)下操作且在接合操作期间不在第一衬底101或第二衬底102上方施加压缩力或在第一衬底101或第二衬底102上方施加很小的压缩力，因此可最小化或防止对第一衬底101及第二衬底102的损坏。

在一些实施例中，同时执行操作303及操作304。在一些实施例中，同时执行第一电介质层101b与第二电介质层102b的接合及第一导电结构101c与第二导电结构102c的接合。在一些实施例中，形成如图3c或3d中所展示的半导体结构(100或200)。在一些实施例中，图3c中的半导体结构100具有与图1中的半导体结构100类似的配置。在一些实施例中，图3d中的半导体结构200具有与图2中的半导体结构200类似的配置。

在本揭露中，还揭示一种制造半导体结构(100或200)的方法。在一些实施例中，通过方法400形成半导体结构(100或200)。图4是制造半导体结构(100或200)的方法400的实施例。方法400包含若干个操作(401、402、403、404、405、406、407及408)。

在操作401中，接收或提供第一衬底层101a，如图4a中所展示。在一些实施例中，第一衬底层101a包含放置于第一衬底层101a内的腔101g。在一些实施例中，第一衬底层101a包含第一硅衬底、第二硅衬底及放置于第一硅衬底与第二硅衬底之间的氧化物层。在一些实施例中，通过移除第一硅衬底的一部分以形成腔101g、将氧化物层放置于第一硅衬底上方及将第二硅衬底放置于氧化物层上方以覆盖腔101g而形成在第一衬底层101a内具有腔101g的第一衬底层101a。在一些实施例中，通过光学光刻、蚀刻或其它适合操作而移除第一衬底层101a的部分。在一些实施例中，通过氧化物层将第一硅衬底与第二硅衬底接合。在一些实施例中，通过熔融接合或任何其它适合操作将第二硅衬底与氧化物层接合。在一些实施例中，通过背面研磨、蚀刻或任何其它适合操作而将第二硅衬底的厚度减薄。

在操作402中，将第一电介质层101b放置于第一衬底层101a上方，如图4b中所展示。在一些实施例中，通过沉积或任何其它适合操作而将第一电介质层101b放置于第一衬底层101a上方。在一些实施例中，通过移除第一电介质层101b的一部分而将第一电介质层101b图案化。在一些实施例中，通过蚀刻或任何其它适合操作而移除第一电介质层101b的部分。在一些实施例中，第一衬底层101a部分地从第一电介质层101b暴露。在一些实施例中，第一电介质层101b包含暴露第一衬底层101a的一部分的第一凹槽101i。在一些实施例中，第一电介质层101b具有如上文所描述或者图1或2中所说明的类似配置。

在操作403中，形成第一导电结构101c，如图4c中所展示。在一些实施例中，通过镶嵌操作而形成第一导电结构101c。在一些实施例中，通过将导电材料(例如铜)放置于第一电介质层101b上方、由所述导电材料填充第一凹槽101i及移除第一电介质层101b上的多余导电材料而形成第一导电结构101c。在一些实施例中，通过电镀、溅射或任何其它适合操作而放置导电材料。在一些实施例中，通过化学机械平面化(cmp)或任何其它适合操作而移除多余导电材料。在一些实施例中，在放置导电材料之前与第一电介质层101b的第一凹槽101i及表面共形地放置势垒层(例如氮化钛)及晶种层(例如铜)。

在操作404中，将光致抗蚀剂410放置于第一电介质层101b上方，如图4d中所展示。在一些实施例中，将光致抗蚀剂410图案化以变成光掩模。在一些实施例中，通过沉积及光学光刻或任何其它适合操作而将光致抗蚀剂410图案化。在一些实施例中，光致抗蚀剂410包含暴露第一电介质层101b的一部分的第二凹槽410a。

在操作405中，形成装置101h，如图4e或4f中所展示。在一些实施例中，如图4e中所展示，通过蚀刻或任何其它适合操作而移除从光致抗蚀剂410暴露的第一电介质层101b及第一衬底层101a在第二凹槽410a下面的一部分以形成装置101h。在一些实施例中，通过移除第一衬底层101a的数个部分而形成装置101h。在一些实施例中，将装置101h放置于腔101g内。在一些实施例中，如图4f中所展示，在形成装置101h之后通过蚀刻、剥离或任何其它适合操作而移除光致抗蚀剂410。在一些实施例中，装置101h及腔101g具有如上文所描述或者图1或2中所说明的类似配置。在一些实施例中，形成第一衬底101，如图4f中所展示。在一些实施例中，第一衬底101具有如上文所描述或者图1或2中所说明的类似配置。

在操作406中，接收或提供第二衬底102，如图4g中所展示。在一些实施例中，操作406类似于如上文所描述或图3b中所说明的操作302。

在操作407中，将第一衬底101的第一电介质层101b与第二衬底102的第二电介质层102b接合，如图4h或4i中所展示。在一些实施例中，操作407类似于如上文所描述或者图3c或3d中所说明的操作303。

在操作408中，将第一导电结构101c与第二衬底102的第二导电结构102c接合，如图4h或4i中所展示。在一些实施例中，操作408类似于如上文所描述或者图3c或3d中所说明的操作304。

在一些实施例中，同时执行操作407及操作408。在一些实施例中，在操作407及操作408之后密封腔101g或室205。在一些实施例中，在操作407及操作408之后形成了如图4h或4i中所展示的半导体结构(100或200)。在一些实施例中，所述半导体结构(100或200)具有如上文所描述或者图1或2中所说明的类似配置。

本揭露针对于一种半导体结构，所述半导体结构包含在低温下同时在不具有高压缩力的情况下与另一衬底接合的衬底。每一衬底包含电介质层及导电结构。衬底的所述电介质层彼此接合，且衬底的所述导电结构彼此接合。此直接接合或熔融接合不需要高温及所述衬底上的高压缩力，因此所述半导体结构将不会在接合操作期间损坏。所述半导体结构的可靠性得以改进。

在一些实施例中，一种半导体结构包含：第一衬底，其包含延伸到所述第一衬底中的腔、放置于所述腔内的装置、放置于所述第一衬底上方的第一电介质层及由所述第一电介质层环绕的第一导电结构；及第二衬底，其包含放置于所述第二衬底上方的第二电介质层及由所述第二电介质层环绕的第二导电结构，其中所述第一导电结构与所述第二导电结构接合且所述第一电介质层与所述第二电介质层接合以密封所述腔。

在一些实施例中，一种半导体结构包括：第一衬底；第二衬底，其与所述第一衬底相对地放置；电介质层，其放置于所述第一衬底与所述第二衬底之间；导电结构，其放置于所述电介质层内；室，其从所述第一衬底延伸到所述电介质层且由所述第一衬底及所述电介质层围封；及装置，其放置于所述室内，其中界面放置于所述电介质层或所述导电结构内，且从所述电介质层的侧壁朝向所述室延伸且至少部分地跨越所述电介质层或所述导电结构。

在一些实施例中，一种制造半导体结构的方法包括：接收第一衬底，所述第一衬底包含放置于所述第一衬底上方的第一电介质层及由所述第一电介质层环绕的第一导电结构；接收第二衬底，所述第二衬底包含放置于所述第二衬底上方的第二电介质层及由所述第二电介质层环绕的第二导电结构；接合所述第一电介质层与所述第二电介质层；及接合所述第一导电结构与所述第二导电结构。

前述内容概述数个实施例的特征，使得所属领域的技术人员可更好地理解本揭露的各方面。所属领域的技术人员应了解，其可容易地使用本揭露作为用于设计或修改其它工艺及结构以执行与本文中所引入的实施例相同的目的及/或实现与本文中所引入的实施例相同的优点的基础。所属领域的技术人员还应认识到，此类等效构造不背离本揭露的精神及范围，且其可在不背离本揭露的精神及范围的情况下在本文中做出各种改变、替代及更改。