用于微机电系统装置和互补金属氧化物半导体装置的集成的制作方法

本发明实施例是有关用于微机电系统(mems)装置和互补金属氧化物半导体(cmos)装置的集成方案。

背景技术：

微机电系统(mems)装置是集成机械组件和电组件以感测物理量和/或根据周围环境移动的显微级装置。近年来，mems装置变得日益普遍。例如，mems加速度计常见于气囊充气系统、平板计算机和智能型电话中。

技术实现要素：

根据本发明实施例，一种集成电路(ic)包括：半导体衬底；后段工艺(beol)互连结构，其位于所述半导体衬底上方；压电层，其位于所述beol互连结构上方且包括微机电系统(mems)装置；第一电极层和第二电极层，其位于所述beol互连结构上方，其中所述压电层布置于所述第一电极层与所述第二电极层之间，且其中所述第二电极层包括延伸穿过所述压电层而到所述第一电极层的通孔；和空腔，其位于所述半导体衬底与所述压电层之间，其中所述mems装置经配置以在所述空腔内移动。

根据本发明实施例，一种用于制造集成电路(ic)的方法包括：形成覆盖半导体衬底的后段工艺(beol)互连结构，其中所述beol互连结构包括介电堆叠；使第一蚀刻执行到所述介电堆叠中以形成横向环绕牺牲介电区域的沟槽；形成加衬于所述沟槽中的横向蚀刻停止层；形成覆盖所述介电堆叠和所述横向蚀刻停止层的压电层；和使第二蚀刻执行到所述牺牲介电区域中以去除所述牺牲介电区域且形成空腔来代替所述牺牲介电区域。

根据本发明实施例，一种用于制造集成电路(ic)的方法包括：使顶部布线层形成于堆叠于半导体衬底上方的层间介电(ild)层上方，其中形成透过所述ild层中的布线电耦合到所述半导体衬底上的电子装置的所述顶部布线层；使压电层形成于牺牲衬底上方；使第一电极层形成于所述牺牲衬底上方；将所述牺牲衬底接合到所述半导体衬底，使得所述牺牲衬底覆于所述顶部布线层和所述压电层上方；去除所述牺牲衬底；和形成位于所述压电层上且包括延伸穿过所述压电层而到所述第一电极层的通孔的第二电极层。

附图说明

从结合附图阅读的以下详细描述最佳理解本发明实施例的方面。应注意，根据行业标准做法，各种装置未按比例绘制。实际上，为使讨论清楚，可随意增大或减小各种装置的尺寸。

图1展示包括与微机电系统(mems)装置集成的互补金属氧化物半导体(cmos)装置的ic的一些实施例的横截面图。

图2a到图2j展示图1的ic的一些更详细实施例的横截面图。

图3到图7、图8a到图8e、图9a到图9f和图10到图18展示用于制造图2a到图2e的ic的方法的一些实施例的一系列横截面图。

图19展示图3到图7、图8a到图8e、图9a到图9f和图10到图18的方法的一些实施例的流程图。

图20、图21、图22a到图22i、图23a到图23k和图24到图31展示用于制造图2f到图2h的ic的方法的一些实施例的一系列横截面图。

图32展示图20、图21、图22a到图22i、图23a到图23k和图24到图31的方法的一些实施例的流程图。

图33到图35、图36a到图36f和图37a到图37i展示用于制造图2i和图2j的ic的方法的一些实施例的一系列横截面图。

图38展示图33到图35、图36a到图36f和图37a到图37i的方法的一些实施例的流程图。

具体实施方式

相关申请案的参考

本申请案主张2016年7月27日申请的美国临时申请案第62/367,326号的权利，所述案的全文以引用的方式并入本文中。

本发明实施例提供用于实施本发明实施例的不同装置的诸多不同实施例或实例。下文将描述组件和布置的特定实例以简化本发明实施例。当然，这些仅为实例且不希望具限制性。例如，在以下描述中，使第一装置形成于第二装置上方或第二装置上可包含其中形成直接接触的所述第一装置和所述第二装置的实施例，且也可包含其中额外装置可形成于所述第一装置与所述第二装置之间使得所述第一装置和所述第二装置可不直接接触的实施例。另外，本发明实施例可在各种实例中重复元件符号和/或字母。此重复是为了简单和清楚且其本身不指示所讨论的各种实施例和/或配置之间的关系。

此外，为便于描述，空间相对术语(例如“下面”、“下方”、“下”、“上方”、“上”和其类似者)在本文中可用于描述一个元件或装置与另外(若干)元件或(若干)装置的关系，如图中所展示。空间相对术语除涵盖图中所描绘的定向之外，也希望涵盖使用或操作中的装置的不同定向。装备可依其它方式定向(旋转90度或依其它定向)且也可据此解译本文所使用的空间相对描述词。

微机电系统(mems)装置通常与互补金属氧化物半导体(cmos)装置封装在一起且电耦合到cmos装置。为此，方法接合mems裸片和cmos裸片且使用引线接合来将所述mems裸片电耦合到所述cmos裸片。然而，引线接合导致引起低性能的大量寄生电容。此外，所述方法在裸片级处执行，使得所述方法具有长封装时间和高封装复杂性，由此导致高成本。

用于将mems装置和cmos装置封装和电耦合在一起的另一方法使用牺牲层来使mems装置直接形成于cmos裸片上。例如，可使牺牲层形成于cmos裸片上方，使得所述cmos裸片的后段工艺(beol)互连结构位于所述牺牲层与所述cmos裸片的半导体衬底之间。此外，可使压电层形成于所述牺牲层上方，且可形成延伸穿过所述压电层而到所述牺牲层的释放孔。在形成所述释放孔之后，可透过所述释放孔将蚀刻剂施加到所述牺牲层以至少部分去除所述牺牲层且使空腔形成于所述cmos裸片与所述压电层之间。

上述方法的挑战在于：高温会损坏cmos裸片上的装置和/或损坏牺牲层。例如，用于溅镀或依其它方式形成压电层的高温会损坏用于牺牲层的光阻剂或有机化合物。上述方法的又一挑战出现于beol互连结构的介电层用于牺牲层时。在此情形中，beol互连结构的布线层可随着介电层被去除而剥离或依其它方式受损。

鉴于上文，本申请案是针对一种用于将cmos装置与mems装置集成在一起的方法以及由所述方法产生的集成电路(ic)。在所述方法的一些第一实施例中，形成覆盖半导体衬底和cmos装置的beol互连结构，其中所述beol互连结构包括介电堆叠。使第一蚀刻执行到所述介电堆叠中以形成横向围封牺牲介电区域的沟槽。形成加衬于所述沟槽中且具有与所述介电堆叠的顶面齐平的顶面的横向蚀刻停止层。形成覆盖所述beol互连结构和所述横向蚀刻停止层的压电层。此外，使所述压电层形成有透过所述beol互连结构电耦合到所述cmos装置的mems装置。使第二蚀刻执行到所述牺牲介电区域中以去除所述牺牲介电区域且形成空腔来代替所述牺牲介电区域。

有利地，所述方法的所述第一实施例可在晶片级处执行以减少封装时间且降低封装复杂性。此继而可导致低成本。此外，所述方法的所述第一实施例有利地不依赖引线接合，使得mems装置与cmos装置之间的寄生电容可降低。再者，所述方法的所述第一实施例是单晶的，这是因为：所述第一实施例可使用单一晶片来执行，使得成本可降低。

在所述方法的一些第二实施例中，使顶部布线层形成于堆叠于半导体衬底上方的层间介电(ild)层上方，且进一步形成透过所述ild层中的布线层电耦合到布置于所述半导体衬底中的cmos装置的所述顶部布线层。使压电层形成于牺牲衬底上方，且进一步使所述压电层形成有mems装置。在形成所述压电层之前或在形成所述压电层之后，使第一电极层形成于所述牺牲衬底上方。在形成所述第一电极层之后，将所述牺牲衬底接合到所述半导体衬底，使得所述牺牲衬底覆于所述顶部布线层和所述压电层上方。去除所述牺牲衬底。第二电极层形成于所述压电层上且包括延伸穿过所述压电层而到所述第一电极层的通孔，其中在所述接合之前或在所述接合之后形成所述第二电极。通过所述接合或通过所述接合之后所形成的通孔而将所述mems装置电耦合到所述cmos装置。

有利地，所述方法的所述第二实施例可在晶片级处执行以减少封装时间且降低封装复杂性。此继而可导致低成本。此外，所述方法的所述第二实施例有利地不依赖引线接合，使得mems装置与cmos装置之间的寄生电容可降低。再者，所述方法的所述第二实施例可在接合之后具有降低步骤数且不取决于牺牲层。

参考图1，图中提供包括与mems装置104集成的cmos装置102的ic的一些实施例的横截面图100。如图中所展示，cmos装置102布置于半导体衬底106上方，凹入到半导体衬底106的上表面或顶面下方。cmos装置102可为(例如)绝缘门场效晶体管(igfet)、金属氧化物半导体场效晶体管(mosfet)、一些其它晶体管或上述各者的组合。半导体衬底106可为(例如)单晶硅的块体衬底或一些其它半导体的块体衬底。

beol互连结构108至少部分覆盖cmos装置102和半导体衬底106，且经配置以使cmos装置102彼此电耦合和/或将cmos装置102电耦合到mems装置104。beol互连结构108包括介电区域110以及交替堆叠于介电区域110内的多个布线层112和多个通孔层114。介电区域110可为(例如)二氧化硅、低κ介电质、一些其它介电质或上述各者的组合。如本文所使用，低κ介电质具有小于约3.9的介电常数κ。

布线层112和通孔层114是导电的且可(例如)为铝铜、铜、铝、钨、一些其它导电材料或上述各者的组合。此外，布线层112和通孔层114共同界定cmos装置102与mems装置104之间的导电路径。再者，布线层112由个别引线(图中未标记)构成，且通孔层114由个别通孔构成。通孔层114包括接触通孔层116和一或多个引线间通孔层118。接触通孔层116位于cmos装置102与底部布线层之间以提供cmos装置102与底部布线层之间的电耦合。(若干)引线间通孔层118位于相邻布线层之间以提供所述相邻布线层之间的电耦合。在一些实施例中，通孔层114也包括装置间通孔层120。装置间通孔层120位于顶部布线层与mems装置104之间以提供顶部布线层与mems装置104之间的电耦合。

压电层122布置于beol互连结构108和半导体衬底106上方，且在半导体衬底106上方由空腔124间隔。此外，压电层122包括mems装置104且可为(例如)氮化铝、氧化锌、锆钛酸铅、一些其它压电材料或上述各者的组合。mems装置104透过beol互连结构108电耦合到cmos装置102，且可为(例如)麦克风、加速度计、运动传感器、压力传感器或陀螺仪。

在操作中，mems装置104可(例如)响应于外部刺激而在空腔124内移动或振动。此移动或振动产生取决于移动或振动的程度而可预测地变动的电压，使得所述电压可由cmos装置102用于测量外部刺激。外部刺激可为(例如)ic的加速度和/或移动、冲击mems装置104的声波、或空腔124与ic的周围环境之间的压力差。替代地，在操作中，mems装置104可(例如)响应于来自cmos装置102的电压而在空腔124内移动或振动。

第一电极层126和第二电极层128布置于压电层122上，其中第一电极层126和第二电极层128中的一个位于压电层122上方且第一电极层126和第二电极层128的另一者位于压电层122下方。此外，第一电极层126和第二电极层128透过beol互连结构108电耦合到cmos装置102，且电耦合到mems装置104。第一电极层126和第二电极层128包括对应第一电极和第二电极，且第二电极层128进一步包括一或多个通孔130。(若干)通孔130中的至少一个延伸穿过压电层122而到第一电极层126且将第一电极层126电耦合到第二电极层128。第一电极层126和第二电极层128可为铝铜、铝、钼、金、铂、一些其它导电材料或上述各者的组合。

在一些实施例中，晶种层132邻接第一电极层126和压电层122，使得第一电极层126布置于压电层122与晶种层132之间。晶种层132可为(例如)与压电层122相同的材料，和/或可为(例如)氮化硅、氮化铝、氧化锌、锆钛酸铅、对蒸气氢氟酸(vhf)或缓冲氧化蚀刻剂(boe)耐蚀的一些其它材料或上述各者的一组合。

参考图2a到图2j，图中提供图1的ic的一些更详细实施例的横截面图200a到200j。

如由图2a的横截面图200a所展示，cmos装置102布置于半导体衬底106上方且由beol互连结构108覆盖。beol互连结构108包括介电区域110以及布线层112和通孔层114。介电区域110包括彼此上下堆叠的层间介电(ild)层202以及覆盖ild层202的垂直蚀刻停止层204和钝化层206。垂直蚀刻停止层204界定布置于其上方的空腔124的底面且可为(例如)氮化铝、氧化铝、碳化硅或对vhf或boe耐蚀的一些其它材料。钝化层206布置于垂直蚀刻停止层204上方且横向延伸以围封ild层202和垂直蚀刻停止层204上方的空腔124。钝化层206和ild层202可为(例如)二氧化硅、低κ介电质、一些其它介电质或上述各者的一组合。

布线层112和通孔层114交替堆叠于介电区域110内。通孔层114包括将布线层112电耦合到cmos装置的接触通孔层116和一或多个引线间通孔层118。此外，通孔层114包括将顶部布线层112a电耦合到覆于顶部布线层112a上方的第一电极层126的装置间通孔层120。顶部布线层112a由钝化层206部分覆盖且包括布置于空腔124中的引线。装置间通孔层120从顶部布线层112a延伸穿过钝化层206和晶种层132而到第一电极层126。晶种层132布置于钝化层206上方，位于钝化层206与第一电极层126之间，且界定空腔124的顶面。

压电层122和第二电极层128覆盖第一电极层126和晶种层132，且压电层122进一步填充第一电极层126的个别电极之间的间隙。压电层122包括mems装置104和释放孔208。mems装置104覆盖空腔124且经配置以在空腔124内移动或振动。此外，mems装置104透过第一电极层126和第二电极层128和beol互连结构108电耦合到cmos装置102。释放孔208延伸穿过压电层122且使空腔124与ic的一周围环境连通。第二电极层128布置于压电层122上方且包括一或多个通孔130，通孔130延伸穿过压电层122而到第一电极层126，由此电耦合第一电极层126和第二电极层128。

横向蚀刻停止层210布置于空腔124中且界定空腔124的侧壁。横向蚀刻停止层210从垂直蚀刻停止层204垂直延伸到晶种层132且横向延伸以围封空腔124。在一些实施例中，横向蚀刻停止层210呈环形和/或具有u形轮廓，这是因为其沿空腔124的边界横向延伸。此外，在一些实施例中，u形轮廓的内部填充有填料层212。横向蚀刻停止层210可为(例如)氮化铝、氧化铝、碳化硅或对vhf或boe耐蚀的一些其它材料。填料层212可为(例如)二氧化硅、低κ介电质、一些其它介电质或上述各者的一组合。

如由图2b的横截面图200b所展示，图中提供图2a的变体，其中压电层122的底面布置于第一电极层126上方。此外，隔离沟槽214延伸穿过压电层122和第一电极层126而到晶种层132。隔离沟槽214界定第一电极层126中的个别电极且提供所述个别电极之间的电隔离。

如由图2c的横截面图200c和图2d的横截面图200d所展示，图中分别提供图2a和图2b的变体，其中空腔124从晶种层132延伸到半导体衬底106。在这些实施例中，横向蚀刻停止层210和填料层212从半导体衬底106延伸到晶种层132。此外，省略图2a和图2b的垂直蚀刻停止层204，且省略图2a和图2b中的直接位于空腔124下方的beol互连结构108的区域。

如由图2e的横截面图200e所展示，图中提供图2c的变体，其中空腔124延伸穿过半导体衬底106。在这些实施例中，mems装置104可为(例如)麦克风。

如由图2f的横截面图200f所展示，cmos装置102布置于半导体衬底106上方且由beol互连结构108覆盖。beol互连结构108包括介电区域110以及布线层112和通孔层114。介电区域110包括彼此上下堆叠的ild层202以及覆盖ild层202的第一钝化层206a和第二钝化层206b。第一钝化层206a覆盖布线层112和通孔层114且界定覆于第一钝化层206a上方的空腔124的底面。第二钝化层206b布置于第一钝化层206a上方且在接合界面216处接触第一钝化层206a。此外，第二钝化层206b横向环绕空腔124以界定空腔124的侧壁。第一钝化层206a和第二钝化层206b可为(例如)二氧化硅、一些其它氧化物、一些其它介电质或上述各者的组合。

压电层122和第二电极层128覆盖第二钝化层206b和空腔124且进一步界定空腔124的顶面。压电层122布置于第二电极层128上方且包括mems装置104。mems装置104覆盖空腔124且经配置以在空腔124内移动或振动。此外，mems装置104透过第二电极层128和beol互连结构108电耦合到cmos装置102。第二电极层128凹入到第二钝化层206b的上表面或顶面下方，且在一些实施例中具有与第二钝化层的上表面或顶面齐平的上表面或顶面。此外，第二电极层128包括延伸穿过压电层122而到第一电极层126的一或多个第一通孔130，第一电极层126覆于压电层122上方。

第一电极层126布置于压电层122上方且由晶种层132和一或多个顶盖层218覆盖。此外，第一电极层126凹入到压电层122的上表面或顶面下方，且在一些实施例中具有与压电层122的上表面或顶面齐平的上表面或顶面。(若干)顶盖层218覆于晶种层132上方，且在一些实施例中包括第一顶盖层218a和第二顶盖层218b，其经堆叠使得第二顶盖层218b覆于第一顶盖层218a上方。第一顶盖层218a和第二顶盖层218b是不同材料，且在一些实施例中，第一顶盖层218a和第二顶盖层218b分别为多晶材料和介电材料。例如，第一顶盖层218a可为二氧化硅或一些其它氧化物，且第二顶盖层218b可为多晶硅。

第三电极层220a布置于(若干)顶盖层218上方且将cmos装置102电耦合到mems装置104。第三电极层220a包括个别电极和多个第二通孔222。个别电极覆于顶盖层218上方且在一些实施例中由延伸穿过第二顶盖层218b的隔离沟槽224电隔离。第二通孔222分别延伸到beol互连结构108的顶部布线层112a和第二电极层128，且将第三电极层220a分别电耦合到cmos装置102和mems装置104。第三电极层220a可为(例如)铝铜、铝、钼、金、铂、一些其它导电材料或上述各者的组合。

如由图2g的横截面图200g所展示，图中提供图2f的变体，其中压电层122、第一电极层126和晶种层132由围封介电层226横向围封。围封介电层226垂直布置于第二钝化层206b与(若干)顶盖层218之间，且可为(例如)二氧化硅、氮化硅、一些其它氧化物或氮化物、一些其它介电质或上述各者的组合。

如由图2h的横截面图200h所展示，图中提供图2f的变体，其中省略图2f的第一钝化层206a和第二钝化层206b。此外，顶部布线层112a包括横向延伸以围封且界定空腔124的侧壁的引线228，且可(例如)比下伏布线层厚和/或呈环形。再者，顶部布线层112a在接合界面216处与第二电极层128共价或共晶接合。例如，顶部布线层112a和第二电极层128可为铝铜，可为铝，可为金，或可为掺杂硅，且可在接合界面216处共价接合。作为另一实例，顶部布线层112a和第二电极层128可分别为铝和锗，可分别为金和锗，或可分别为金和掺杂硅，且可在接合界面216处共晶接合。再者，第二通孔222延伸到第一电极层126且将第三电极层220a电耦合到mems装置104。

如由图2i的横截面图200i和图2j的横截面图200j所展示，图中分别提供图2f和图2g的变体，其中第一钝化层206a界定空腔124的底面且横向围封空腔124以界定空腔124的侧壁。此外，第二钝化层206b界定空腔124的顶面，省略图2f和图2g的晶种层132和图2f和图2g的(若干)顶盖层218，且由压电层122覆盖第一电极层126。再者，第二电极层128布置于压电层122上方且至少部分覆盖布置于压电层122上方的第三电极层220b。第二电极层128包括分别延伸穿过压电层122和围封介电层226而分别到第一电极层126和顶部布线层112a的通孔130a、130b。第三电极层220b可为(例如)铝铜、铝、钼、金、铂、一些其它导电材料或上述各者的组合。

参考图3到图7、图8a到图8e和图9a到图9f，图中提供用于制造图2a到图2d的ic的方法的一些实施例的一系列横截面图300到700、800a到800e、900a到900f。

如由图3的横截面图300所展示，垂直蚀刻停止层204形成于beol互连结构108的ild层202上方。ild层202覆盖布置于半导体衬底106顶上的cmos装置102，且进一步容纳一或多个布线层112和一或多个通孔层114。一或多个布线层112和一或多个通孔层114交替堆叠于ild层202内，且电耦合到cmos装置102。垂直蚀刻停止层204可(例如)通过溅镀或气相沉积而形成，和/或可(例如)由氮化铝、氧化铝、碳化硅或对vhf或boe耐蚀的介电材料形成。

尽管图3中仅展示单一布线层和单一通孔层，但应了解，多个布线层可与多个通孔层交替堆叠。例如，(若干)布线层112可包括底部布线层和其上方的一或多个中间布线层(图中未展示)，且(若干)通孔层114可包括接触通孔层116和一或多个引线间通孔层(图中未展示)。接触通孔层116从底部布线层延伸到cmos装置102以提供底部布线层与cmos装置102之间的电耦合，且一或多个引线间通孔层延伸于相邻布线层之间以提供相邻布线层之间的电耦合。

如由图4的横截面图400所展示，形成顶部布线层112a和顶部引线间通孔层118a。顶部布线层112a形成于垂直蚀刻停止层204和顶部引线间通孔层118a上方。此外，形成通过顶部引线间通孔层118a电耦合到下伏布线层的顶部布线层112a。形成延伸穿过垂直蚀刻停止层204而到下伏布线层的顶部引线间通孔层118a。顶部布线层112a可(例如)由铝铜、钼、铝或金形成，且顶部引线间通孔118a可(例如)由钨形成。此外，顶部布线层112a和顶部引线间通孔层118a可(例如)通过双镶嵌式工艺或单镶嵌式工艺而形成。如本文所使用，双镶嵌式工艺和单镶嵌式工艺分别为不受限于铜的双镶嵌式工艺和单镶嵌式工艺。

也如由图4的横截面图400所展示，形成覆盖顶部布线层112a和垂直蚀刻停止层204的钝化层206。此外，形成具有平坦上表面或顶面的钝化层206。钝化层206可(例如)由二氧化硅、低κ介电质、一些其它介电质或上述各者的组合形成。

在一些实施例中，用于形成钝化层206的工艺包括：沉积或生长钝化层206；和随后使平坦化执行到钝化层206的上表面或顶面中。钝化层206可通过(例如)热氧化、气相沉积、溅镀或一些其它沉积或生长工艺而沉积或生长。此外，平坦化可(例如)通过化学机械抛光(cmp)而执行。

如由图5的横截面图500所展示，使第一蚀刻执行到钝化层206中以使横向围封牺牲介电区域504的沟槽502形成于钝化层206中。沟槽502可(例如)具有环形。在一些实施例中，用于执行第一蚀刻的工艺包括：使光阻层形成于钝化层206上方且图案化所述光阻层；在所述光阻层准备就绪之后将蚀刻剂施加到钝化层206；和去除所述光阻层。

如由图6的横截面图600所展示，横向蚀刻停止层210形成于钝化层206上方，且进一步形成加衬于沟槽502(参阅(例如)图5)和钝化层206中的横向蚀刻停止层210。可(例如)形成等形地加衬于沟槽502和钝化层206中的横向蚀刻停止层210，和/或横向蚀刻停止层210可(例如)由氮化铝、氧化铝、碳化硅或对vhf或boe耐蚀的介电材料形成。此外，横向蚀刻停止层210可(例如)通过溅镀或气相沉积而形成。

也如由图6的横截面图600所展示，填料层212形成于横向蚀刻停止层210和钝化层206上方，且进一步填充未由横向蚀刻停止层210填充的沟槽502(参阅(例如)图5)的部分。填料层212可(例如)由二氧化硅、一些其它氧化物或一些其它介电质形成，和/或可通过(例如)溅镀、热氧化或气相沉积而形成。

如由图7的横截面图700所展示，使平坦化执行到横向蚀刻停止层210和填料层212中以使横向蚀刻停止层210和填料层212的各自上表面或顶面与钝化层206的上表面或顶面共面。平坦化可(例如)通过cmp而执行。

也如由图7的横截面图700所展示，形成覆盖钝化层206、横向蚀刻停止层210和填料层212的晶种层132。晶种层132可(例如)由氮化铝、氧化铝、碳化硅或对vhf或boe耐蚀的介电材料形成。此外，晶种层132可(例如)通过溅镀或气相沉积而形成。

参考图8a到图8e，图中提供用于制造图2a的ic的方法的一些实施例的一系列横截面图800a到800e。

如由图8a的横截面图800a所展示，形成第一电极层126和装置间通孔层120。第一电极层126形成于晶种层132和装置间通孔层120上方。此外，形成电耦合到装置间通孔层120且通过装置间通孔层120进一步电耦合到顶部布线层112a的第一电极层126。形成延伸穿过晶种层132而到顶部布线层112a的装置间通孔层120。第一电极层126可(例如)由钼、铝、金或铂形成，且装置间通孔层120可(例如)由钨形成。此外，第一电极层126和装置间通孔层120可(例如)通过双镶嵌式工艺或单镶嵌式工艺而形成。

如由图8b的横截面图800b所展示，形成覆盖晶种层132和第一电极层126的压电层122。在一些实施例中，压电层122由氮化铝、氧化锌或锆钛酸铅形成，和/或由与晶种层132相同的材料形成。此外，在一些实施例中，压电层122通过溅镀或气相沉积而形成，和/或从晶种层132生长。

如由图8c的横截面图800c所展示，使第二蚀刻执行到压电层122中以形成暴露第一电极层126的一或多个通孔802。在一些实施例中，用于执行第二蚀刻的工艺包括：使光阻层形成于压电层122上方且图案化所述光阻层；在所述光阻层准备就绪之后将蚀刻剂施加到压电层122；和去除所述光阻层。

如由图8d的横截面图800d所展示，第二电极层128形成于压电层122上方。此外，形成加衬于(若干)通孔802中的第二电极层128，使得第二电极层128电耦合到第一电极层126。可(例如)形成等形地加衬于(若干)通孔802中的第二电极层128，和/或第二电极层128可(例如)由铝铜、钼、铝或金形成。

在一些实施例中，用于形成第二电极层128的工艺包括：沉积或生长第二电极层128；和随后图案化第二电极层128。第二电极层128可(例如)通过(例如)溅镀或气相沉积而沉积或生长。此外，可(例如)使用光刻来图案化第二电极层128。

也如由图8d的横截面图800d所展示，使第三蚀刻执行到压电层122和晶种层132中以形成暴露牺牲介电区域504的释放开口804。在一些实施例中，用于执行第三蚀刻的工艺包括：使光阻层形成于压电层122和第二电极层128上方且图案化所述光阻层；在所述光阻层准备就绪之后将蚀刻剂施加到压电层122和晶种层132；和去除所述光阻层。

如由图8e的横截面图800e所展示，透过释放开口804使第四蚀刻执行到牺牲介电区域504(参阅图8d)中以去除牺牲介电区域504且形成空腔124来代替牺牲介电区域504。在一些实施例中，通过透过释放开口804将蚀刻剂施加到牺牲介电区域504而执行第四蚀刻。蚀刻剂可为(例如)vhf或boe。此外，在一些实施例中，垂直蚀刻停止层204和横向蚀刻停止层210、晶种层132和压电层122是相同材料和/或对蚀刻剂耐蚀，使得空腔124的界限被明确界定。

参考图9a到图9f，图中提供用于制造图2b的ic的方法的一些实施例的一系列横截面图900a到900f。图9a到图9f的实施例可替代(例如)图8a到图8e的实施例和/或可(例如)从图7继续。

如由图9a的横截面图900a所展示，形成第一电极层126和装置间通孔层120。晶种层132和装置间通孔层120上方形成未经图案化的第一电极层126。此外，形成电耦合到装置间通孔层120且通过装置间通孔层120电耦合到顶部布线层112a的第一电极层126。形成延伸穿过晶种层132而到顶部布线层112a的装置间通孔层120。

在一些实施例中，除第一电极层126未经图案化之外，如相对于图8a所描述般形成第一电极层126和装置间通孔层120。此外，在一些实施例中，形成工艺包括：使选择性蚀刻执行到钝化层206和晶种层132中以形成暴露顶部布线层112a的一或多个装置间通孔。其后，形成工艺包括：沉积或生长填充所述装置间通孔且覆盖晶种层132的导电层；和使平坦化执行到所述导电层的上表面或顶面中。在一些实施例中，平坦化和形成工艺终止于留间隔于晶种层132的上表面或顶面上方的上表面或顶面，使得第一电极层126和装置间通孔层120一起集成于导电层中。在其它实施例中，平坦化使导电层的上表面或顶面与晶种层132的上表面或顶面共面，使得导电层是装置间通孔层120。在这些其它实施例中，形成工艺进一步包括：使第一电极层126沉积或生长于装置间通孔层120和晶种层132上方。

如由图9b的横截面图900b所展示，形成覆盖晶种层132和第一电极层126的压电层122。可(例如)如相对于图8b所描述般形成压电层122。

如由图9c的横截面图900c所展示，使第二蚀刻执行到压电层122中以形成暴露第一电极层126的一或多个通孔802。可(例如)如相对于图8c所描述般执行第二蚀刻。

如由图9d的横截面图900d所展示，第二电极层128形成于压电层122上方。此外，形成加衬于(若干)通孔802中的第二电极层128，使得第二电极层128电耦合到第一电极层126。可(例如)如相对于图8d所描述般形成第二电极层128。

也如由图9d的横截面图900d所展示，使第三蚀刻执行到压电层122和第一电极层126中。第三蚀刻将第一电极层126图案化成个别电极，且形成使所述个别电极电隔离的隔离沟槽214。在一些实施例中，用于执行第三蚀刻的工艺包括：使光阻层形成于压电层122和第二电极层128上方且图案化所述光阻层；在所述光阻层准备就绪之后将蚀刻剂施加到压电层122和第一电极层126；和去除所述光阻层。

如由图9e的横截面图900e所展示，使第四蚀刻执行到压电层122、第一电极层126和晶种层132中以形成暴露牺牲介电区域504的释放开口804。可(例如)如相对于图8d所描述般执行第四蚀刻。

如由图9f的横截面图900f所展示，透过释放开口804使第五蚀刻执行到牺牲介电区域504(参阅(例如)图9e)中以去除牺牲介电区域504且形成空腔124来代替牺牲介电区域504。可(例如)如相对于图8e所描述般执行第五蚀刻。

有利地，压电层122可为高质量的，这是因为在形成压电层122之后图案化第一电极层126。例如，压电层122可具有高度一致结晶定向。由于压电层122的高质量，mems装置104可(例如)具有高性能，例如，对外部刺激高度敏感。

尽管图3到图7、图8a到图8e和图9a到图9f的实施例是针对图2a和图2b的ic，但图3到图7、图8a到图8e和图9a到图9f的实施例可经扩充以在其它实施例中形成图2c和图2d的ic。在这些其它实施例中，省略图3的垂直蚀刻停止层204，且图5的沟槽502延伸到半导体衬底106的上表面或顶面。此继而使图5的牺牲介电区域504扩展到半导体衬底106的上表面或顶面。此外，在这些其它实施例中，布线层112和通孔层114受限于牺牲介电区域504外，且图8e或图9f的蚀刻使用相对于半导体衬底106而选择或偏好牺牲介电区域504的蚀刻剂。

参考图10到图18，图中提供用于制造图2e的ic的方法的一些实施例的一系列横截面图1000到1800。

如由图10的横截面图1000所展示，提供或依其它方式形成cmosic。cmosic包括布置于半导体衬底106顶上的cmos装置102和覆盖cmos装置102和半导体衬底106的beol互连结构108。beol互连结构108包括介电区域110以及交替堆叠于介电区域110内的多个布线层112和多个通孔层114。介电区域包括彼此上下堆叠的ild层202和覆盖ild层202的钝化层206。多个布线层112包括透过通孔层114和下伏布线层电耦合到cmos装置102的顶部布线层112a。通孔层114包括接触通孔层116和一或多个引线间通孔层118。

如由图11的横截面图1100所展示，使第一蚀刻执行到钝化层206和ild层202中，直到半导体衬底106，由此形成横向围封牺牲介电区域504的沟槽502。可(例如)如相对于图5所描述般执行第一蚀刻。

如由图12的横截面图1200所展示，形成横向蚀刻停止层210和填料层212。横向蚀刻停止层210形成于钝化层206上方，且进一步形成加衬于沟槽502和钝化层206中的横向蚀刻停止层210。填料层212形成于横向蚀刻停止层210和钝化层206上方，且进一步填充未由横向蚀刻停止层210填充的沟槽502的部分。可(例如)如相对于图6所描述般形成横向蚀刻停止层210和填料层212。

如由图13的横截面图1300所展示，使平坦化执行到横向蚀刻停止层210和填料层212中以使横向蚀刻停止层210和填料层212的各自上表面或顶面与钝化层206的上表面或顶面共面。可(例如)如相对于图7所描述般执行平坦化。

也如由图13的横截面图1300所展示，形成覆盖钝化层206、横向蚀刻停止层210和填料层212的晶种层132。可(例如)如相对于图7所描述般形成晶种层132。

如由图14的横截面图1400所展示，形成第一电极层126和装置间通孔层120。第一电极层126形成于晶种层132和装置间通孔层120上方。此外，形成电耦合到装置间通孔层120且进一步通过装置间通孔层120电耦合到顶部布线层112a的第一电极层126。形成延伸穿过晶种层132而到顶部布线层112a的装置间通孔层120。可(例如)如相对于图8a所描述般形成第一电极层126和装置间通孔层120。

也如由图14的横截面图1400所展示，形成覆盖晶种层132和第一电极层126的压电层122。可(例如)如相对于图8b所描述般形成压电层122。

如由图15的横截面图1500所展示，使第二蚀刻执行到压电层122中以形成暴露第一电极层126的一或多个通孔802。可(例如)如相对于图8c所描述般执行第二蚀刻。

如由图16的横截面图1600所展示，第二电极层128形成于压电层122上方。此外，形成加衬于一或多个通孔802中的第二电极层128，使得第二电极层128电耦合到第一电极层126。可(例如)如相对于图8d所描述般形成第二电极层128。

也如由图16的横截面图1600所展示，在一些实施例中，使第三蚀刻执行到压电层122和晶种层132中以形成暴露牺牲介电区域504的释放开口804。可(例如)如相对于图8d所描述般执行第三蚀刻。

如由图17的横截面图1700所展示，使第四蚀刻执行到半导体衬底106中以形成暴露牺牲介电区域504的空腔124。此外，形成由半导体衬底106横向围封的空腔124。在一些实施例中，用于执行第四蚀刻的工艺包括：使图16的结构旋转，使得半导体衬底106覆于beol互连结构108上方。此外，工艺包括：使光阻层形成于半导体衬底106上方且图案化所述光阻层；在所述光阻层准备就绪之后将蚀刻剂施加到半导体衬底106；和去除所述光阻层。

如由图18的横截面图1800所展示，透过释放开口804和/或空腔124使第五蚀刻执行到牺牲介电区域504(参阅(例如)图17)中以去除牺牲介电区域504且扩展空腔124。在一些实施例中，通过透过释放开口804和/或空腔124将蚀刻剂施加到牺牲介电区域504而执行第五蚀刻。蚀刻剂可为(例如)vhf或boe。此外，在一些实施例中，横向蚀刻停止层210、晶种层132和压电层122是相同材料，和/或横向蚀刻停止层210、晶种层132、压电层122和半导体衬底106对蚀刻剂耐蚀。

有利地，图3到图7、图8a到图8e、图9a到图9f和图10到图18的方法在无需使用引线接合的情况下形成集成在一起的mems装置104和cmos装置102，使得mems装置104与cmos装置102之间的寄生电容可降低。此外，方法可有利地在晶片级处执行以减少封装时间且降低封装复杂性。此外，方法有利地为单晶的，这是因为cmos装置102直接形成于cmos装置102的半导体衬底(例如晶片)106上，无需使用牺牲衬底或接合。此外，通过使mems装置104的空腔124形成于cmos装置102的beol互连结构108中，且通过使用垂直蚀刻停止层204和横向蚀刻停止层210，空腔124的界限被有利地明确界定且空腔124可有利地扩大。此外，方法可取决于延伸穿过半导体衬底106的空腔124而用于形成麦克风或其它mems装置。

参考图19，图中提供图3到图7、图8a到图8e、图9a到图9f和图10到图18的方法的一些实施例的流程图1900。

在1902中，使顶部布线层形成于ild堆叠上方，其中所述ild堆叠覆盖cmos装置且容纳电耦合到所述cmos装置的一或多个布线层。参阅(例如)图4或图10。

在1904中，形成覆盖所述ild堆叠和所述顶部布线层的钝化层。参阅(例如)图4或图10。

在1906中，使第一蚀刻执行到至少所述钝化层中以使横向环绕牺牲介电区域的沟槽形成于所述钝化层中。参阅(例如)图5或图11。

在1908中，形成加衬于所述沟槽中且具有与所述钝化层的顶面齐平的顶面的横向蚀刻停止层。参阅(例如)图6和图7或图12和图13。

在1910中，形成堆叠于所述钝化层和所述横向蚀刻停止层上方的晶种层、第电极层和压电层。参阅(例如)图7、图8a和图8b、图7、图9a和图9b或图13和图14。

在1912中，形成位于所述压电层上方且延伸穿过所述压电层而到所述第一电极层的第二电极层。参阅(例如)图8c和图8d、图9c和图9d或图15和图16。

在1914中，使第二蚀刻执行到所述牺牲介电区域中以去除所述牺牲介电区域且形成空腔。参阅(例如)图8e、图9f或图18。

尽管本文中已将由流程图1900描述的方法展示且描述为一系列动作或事件，但应了解，这些动作或事件的展示顺序不应被解译为意在限制。例如，一些动作可依不同顺序发生和/或与除本文所展示和/或所描述的动作或事件之外的其它动作或事件同时发生。此外，可不需要所有展示动作来实施本文描述的一或多个方面或实施例，而是可在一或多个单独动作和/或阶段中实施本文所描绘的动作的一或多者。

参考图20、图21、图22a到图22i、图23a到图23k，图中提供用于制造图2f和图2g的ic的方法的一些实施例的一系列横截面图2000、2100、2200a到2200i、2300a到2300k。

如由图20的横截面图2000所展示，提供或依其它方式形成cmosic。cmosic包括布置于半导体衬底106顶上的cmos装置102和覆盖cmos装置102和半导体衬底106的beol互连结构108。beol互连结构108包括介电区域110以及交替堆叠于介电区域110内的多个布线层112和多个通孔层114。介电区域包括彼此上下堆叠的ild层202和覆盖ild层202的第一钝化层206a。多个布线层112包括透过下伏布线层和通孔层114电耦合到cmos装置102的顶部布线层112a。通孔层114包括接触通孔层116和一或多个引线间通孔层118。

如由图21的横截面图2100所展示，形成堆叠于牺牲衬底2002上方且覆盖牺牲衬底2002的一或多个顶盖层218。牺牲衬底2002可为(例如)单晶硅的块体衬底或一些其它半导体的块体衬底。用于形成(若干)顶盖层218的工艺可(例如)包括：通过溅镀、热氧化、气相沉积或上述各者的组合而循序沉积和/或生长个别顶盖层218a、218b、218c。

在一些实施例中，(若干)顶盖层218经形成有第一顶盖层218a、第一顶盖层218a下方的第二顶盖层218b和第二顶盖层218b底部的第三顶盖层218c。此外，在一些实施例中，第一顶盖层218a和第三顶盖层218c由相同材料形成，且第二顶盖层218b由不同于第一顶盖层218a和第三顶盖层218c的材料形成。例如，第一顶盖层218a和第三顶盖层218c可由二氧化硅或一些其它介电质形成，和/或第二顶盖层218b可由多晶硅形成。在其它实施例中，(若干)顶盖层218仅经形成有第一顶盖层218a。在其它实施例中，(若干)顶盖层218仅经形成有第一顶盖层218a和第二顶盖层218b。

参考图22a到图22i，图中提供用于制造图2f的ic的方法的一些实施例的一系列横截面图2200a到图2200i。

如由图22a的横截面图2200a所展示，形成覆盖(若干)顶盖层218的晶种层132。晶种层132可(例如)由氮化铝、氧化铝、碳化硅或对vhf或boe耐蚀的介电材料形成。此外，晶种层132可(例如)通过溅镀或气相沉积而形成。

也如由图22a的横截面图2200a所展示，第一电极层126形成于晶种层132上方，且进一步形成有多个个别电极。在一些实施例中，第一电极层126由钼、铝、金或铂形成。此外，在一些实施例中，用于形成第一电极层126的工艺包括：沉积或生长覆盖晶种层132的第一电极层126；和随后图案化第一电极层126。第一电极层126可(例如)通过(例如)溅镀或气相沉积而沉积或生长，且第一电极层126可(例如)使用光刻来图案化。

也如由图22a的横截面图2200a所展示，形成覆盖晶种层132和第一电极层126的压电层122。在一些实施例中，压电层122由氮化铝、氧化锌或锆钛酸铅形成，和/或由与晶种层132相同的材料形成。此外，在一些实施例中，压电层122通过溅镀或气相沉积而形成和/或从晶种层132生长。

如由图22b的横截面图2200b所展示，使第一蚀刻执行到压电层122中以形成暴露第一电极层126的一或多个第一通孔802。在一些实施例中，用于执行第一蚀刻的工艺包括：使光阻层形成于压电层122上方且图案化所述光阻层；在所述光阻层准备就绪之后将蚀刻剂施加到压电层122；和去除所述光阻层。

如由图22c的横截面图2200c所展示，第二电极层128形成于压电层122上方。此外，形成加衬于(若干)第一通孔802中的第二电极层128，使得第二电极层128电耦合到第一电极层126。可(例如)形成等形地加衬于(若干)第一通孔802中的第二电极层128，和/或第二电极层128可(例如)由铝铜、钼、铝或金形成。

在一些实施例中，用于形成第二电极层128的工艺包括：沉积或生长第二电极层128；和随后图案化第二电极层128。第二电极层128可(例如)通过(例如)溅镀或气相沉积而沉积或生长。此外，可(例如)使用光刻来图案化第二电极层128。

如由图22d的横截面图2200d所展示，形成覆盖压电层122和第二电极层128的第二钝化层206b。此外，第二钝化层206b经形成有平坦上表面或顶面。第二钝化层206b可由(例如)二氧化硅、低κ介电质、一些其它介电质或上述各者的组合形成。

在一些实施例中，用于形成第二钝化层206b的工艺包括：沉积或生长第二钝化层206b；和随后使平坦化执行到第二钝化层206b的上表面或顶面中。第二钝化层206b可(例如)通过(例如)气相沉积、热氧化或溅镀而沉积或生长。平坦化可(例如)通过cmp而执行。

如由图22e的横截面图2200e所展示，使第二蚀刻执行到第二钝化层206b中以形成暴露第二电极层128的空腔124。在一些实施例中，用于执行第二蚀刻的工艺包括：使光阻层形成于第二钝化层206b上方且图案化所述光阻层；在所述光阻层准备就绪之后将蚀刻剂施加到第二钝化层206b；和去除所述光阻层。

如由图22f的横截面图2200f所展示，图22e的半导体结构沿第一钝化层206a与第二钝化层206b之间的接合界面216熔融接合到图20的cmosic。在一些实施例中，根据亲水熔融接合工艺而执行熔融接合。

如由图22g的横截面图2200g所展示，去除图22f的牺牲衬底2002。此外，在一些实施例中，去除(若干)顶盖层218中的至少一个。例如，可去除图22f的第三顶盖层218c。在一些实施例中，用于去除牺牲衬底2002和/或(若干)顶盖层218中的至少一个的工艺包括cmp和/或回蚀。

如由图22h的横截面图2200h所展示，使第三蚀刻执行到(若干)顶盖层218中，穿过压电层122而执行到顶部布线层112a和第二电极层128以形成分别暴露顶部布线层112a和第二电极层128的多个第二通孔2202。

在一些实施例中，用于执行第三蚀刻的工艺包括：使第一光阻层形成于(若干)顶盖层218上方且图案化所述第一光阻层。在这些实施例中，在所述第一光阻层准备就绪之后将第一蚀刻剂施加到(若干)顶盖层218和压电层122以形成暴露第二电极层128的通孔，且随后去除所述第一光阻层。此外，在一些实施例中，工艺包括：在去除所述第一光阻层之后，使第二光阻层于形成(若干)顶盖层218上方且图案化所述第二光阻层。在这些实施例中，在所述第二光阻层准备就绪之后将第二蚀刻剂施加到(若干)顶盖层218、压电层122和第一钝化层206a和第二钝化层206b以形成暴露顶部布线层112a的通孔，且去除所述第二光阻层。

如由图22i的横截面图2200i所展示，第三电极层220a形成于晶种层132和(若干)顶盖层218上方。此外，形成加衬于第二通孔2202中的第三电极层220a，使得第三电极层220a电耦合到顶部布线层112a和第二电极层128。第三电极层220a可(例如)由铝铜、铜、铝、钨或一些其它导电材料形成。

在一些实施例中，用于形成第三电极层220a的工艺包括：沉积或生长第三电极层220a；和随后图案化第三电极层220a。第三电极层220a可(例如)通过(例如)溅镀或气相沉积而沉积或生长，且第三电极层220a可(例如)使用光刻来图案化。

也如由图22i的横截面图2200i所展示，在其中第二顶盖层218b保留且导电的一些实施例中，使第四蚀刻执行到第二顶盖层218b中。第四蚀刻将第二顶盖层218b图案化成个别分段，且形成使第三电极层220a的个别电极电隔离的隔离沟槽224，否则，第二顶盖层218b会将所述电极短接在一起。在一些实施例中，用于执行第四蚀刻的工艺包括：使光阻层形成于第二顶盖层218b和第三电极层220a上方且图案化所述光阻层；在所述光阻层准备就绪之后将蚀刻剂施加到第二顶盖层218b；和去除所述光阻层。

参考图23a到图23k，图中提供用于制造图2g的ic的方法的一些实施例的一系列横截面图2300a到2300k。图23a到图23k的实施例可替代(例如)图22a到图22i的实施例和/或可(例如)从图21继续。

如由图23a的横截面图2300a所展示，晶种层132形成于(若干)顶盖层218上方，第一电极层126形成于晶种层132上方，且压电层122形成于第一电极层126上方。此外，形成未图案化且覆盖晶种层132的第一电极层126。在一些实施例中，除第一电极层126未经图案化之外，如相对于图22a所描述般形成晶种层132、第一电极层126和压电层122。

如由图23b的横截面图2300b所展示，使第一蚀刻执行到晶种层132、第一电极层126和压电层122中以去除横向环绕装置区域的外围区域。此外，在一些实施例中，第一蚀刻使装置开口2302形成于装置区域中。在一些实施例中，用于执行第一蚀刻的工艺包括：使光阻层形成于压电层122上方且图案化所述光阻层；和在所述光阻层准备就绪之后将蚀刻剂施加到晶种层132、第一电极层126和压电层122。在这些实施例中，工艺进一步包括：去除所述光阻层。

如由图23c的横截面图2300c所展示，形成覆盖且横向围封晶种层132、第一电极层126和压电层122的围封介电层226。此外，围封介电层226经形成有平坦上表面或顶面。围封介电层226可(例如)由二氧化硅、一些其它氧化物或一些其它介电质形成。

在一些实施例中，用于形成围封介电层226的工艺包括：沉积或生长围封介电层226；和随后使平坦化执行到围封介电层226的上表面或顶面中。围封介电层226可(例如)通过(例如)溅镀、气相沉积或热氧化而沉积或生长。此外，平坦化可(例如)通过cmp而执行。

如由图23d的横截面图2300d所展示，使第二蚀刻执行到围封介电层226中以使围封介电层226的上表面或顶面凹入到留间隔于压电层122的上表面或顶面与晶种层132的下表面或底面之间的位置。在一些实施例中，第二蚀刻包括：将蚀刻剂施加到围封介电层226达预定时间段。蚀刻剂可(例如)相对于晶种层132、第一电极层126和压电层122而选择或偏好围封介电层226。

如由图23e的横截面图2300e所展示，使第三蚀刻执行到压电层122中以形成暴露第一电极层126的一或多个通孔802。可(例如)如相对于图22b所描述般执行第三蚀刻。

如由图23f的横截面图2300f所展示，第二电极层128形成于压电层122和围封介电层226上方。此外，形成加衬于(若干)通孔802(参阅(例如)图23e)中的第二电极层128，使得第二电极层128电耦合到第一电极层126。可(例如)如相对于图22c所描述般形成第二电极层128。

也如由图23f的横截面图2300f所展示，形成覆盖压电层122、第二电极层128和围封介电层226的第二钝化层206b。此外，第二钝化层206b经形成有平坦上表面或顶面。可(例如)如相对于图22d所描述般形成第二钝化层206b。

如由图23g的横截面图2300g所展示，使第四蚀刻执行到第二钝化层206b中以形成暴露第二电极层128的空腔124。可(例如)如相对于图22e所描述般执行第四蚀刻。

如由图23h的横截面图2300h所展示，图23g的半导体结构沿第一钝化层206a与第二钝化层206b之间的接合界面216熔融接合到图20的cmosic。可(例如)如相对于图22f所描述般执行接合。

如由图23i的横截面图2300i所展示，去除图23h的牺牲衬底2002。此外，在一些实施例中，去除(若干)顶盖层218中的至少一个。可(例如)如相对于图22g所描述般执行去除。

如由图23j的横截面图2300j所展示，使第五蚀刻执行到(若干)顶盖层218中，穿过压电层122而执行到顶部布线层112a和第二电极层128以形成分别暴露顶部布线层112a和第二电极层128的多个第二通孔2202。可(例如)如相对于图22h所描述般执行第五蚀刻。

如由图23k的横截面图2300k所展示，第三电极层220a形成于晶种层132和(若干)顶盖层218上方。此外，形成加衬于第二通孔2202中的第三电极层220a，使得第三电极层220a电耦合到顶部布线层112a和第二电极层128。可(例如)如相对于图22i所描述般形成第三电极层220a。

也如由图23k的横截面图2300k所展示，在其中第二顶盖层218b保留且导电的一些实施例中，使第六蚀刻执行到第二顶盖层218b中。第六蚀刻将第二顶盖层218b图案化成个别分段，且形成使第三电极层220a的个别电极电隔离的隔离沟槽224，否则，第二顶盖层218b会将所述电极短接在一起。可(例如)如相对于图22i所描述般执行第六蚀刻。

有利地，压电层122可为高质量的，这是因为在形成压电层122之后图案化第一电极层126。例如，压电层122可具有高度一致结晶定向。由于压电层122的高质量，mems装置104可(例如)具有高性能，例如对外部刺激高度敏感。

参考图24到图31，图中提供用于制造图2h的ic的方法的一些实施例的一系列横截面图2400到3100。

如由图24的横截面图2400所展示，形成顶部布线层112a和顶部引线间通孔层118a。顶部布线层112a形成于beol互连结构108的ild层202上方且包括横向延伸以围封且界定空腔124的侧壁的引线228。ild层202覆盖布置于半导体衬底106顶上的cmos装置102，且进一步容纳交替堆叠于ild层202内的一或多个布线层112和一或多个通孔层114。形成延伸到顶部布线层112a下方的布线层的顶部引线间通孔层118a，且顶部引线间通孔层118a将顶部布线层112a电耦合到cmos装置102。顶部布线层112a和顶部引线间通孔层118a可(例如)通过双镶嵌式工艺或单镶嵌式工艺而形成。

如由图25的横截面图2500所展示，形成堆叠于牺牲衬底2002上方且覆盖牺牲衬底2002的一或多个顶盖层218。在一些实施例中，(若干)顶盖层218经形成有第一顶盖层218a、第一顶盖层218a下方的第二顶盖层218b和第二顶盖层218b下方的第三顶盖层218c。可(例如)如相对于图21所描述般形成(若干)顶盖层218。

也如由图25的横截面图2500所展示，晶种层132形成于(若干)顶盖层218上方，第一电极层126形成于晶种层132上方，且压电层122形成于第一电极层126上方。在一些实施例中，如相对于图22a所描述般形成晶种层132、第一电极层126和压电层122。

如由图26的横截面图2600所展示，使第一蚀刻执行到压电层122中以形成暴露第一电极层126的一或多个第一通孔802。可(例如)如相对于图22b所描述般执行第一蚀刻。

如由图27的横截面图2700所展示，第二电极层128形成于压电层122上方。此外，形成加衬于(若干)第一通孔802中的第二电极层128，使得第二电极层128电耦合到第一电极层126。可(例如)如相对于图22c所描述般形成第二电极层128。

如由图28的横截面图2800所展示，图27的半导体结构沿顶部布线层112a与第二电极层128之间的接合界面216共晶或共价接合到图24的半导体结构。在一些实施例中，接合工艺是其中顶部布线层112a和第二电极层128是铝铜、铝、金或掺杂硅的共价接合工艺。在其它实施例中，接合工艺是其中顶部布线层112a和第二电极层128分别为铝和锗、分别为金和锗或分别为金和掺杂硅的共晶接合工艺。

如由图29的横截面图2900所展示，去除图28的牺牲衬底2002。此外，在一些实施例中，去除(若干)顶盖层218中的至少一个。可(例如)如相对于图22g所描述般执行去除。

如由图30的横截面图3000所展示，使第二蚀刻穿过(若干)顶盖层218和晶种层132而执行到第一电极层126以形成暴露第一电极层126的多个第二通孔2202。在一些实施例中，用于执行第二蚀刻的工艺包括：使光阻层形成于(若干)顶盖层218上方且图案化所述光阻层；在所述光阻层准备就绪之后将蚀刻剂施加到(若干)顶盖层218和晶种层132；和去除所述光阻层。

如由图31的横截面图3100所展示，第三电极层220a形成于(若干)顶盖层218上方。此外，形成加衬于第二通孔2202中的第三电极层220a，使得第三电极层220a电耦合到第一电极层126。可(例如)如相对于图22i所描述般形成第三电极层220a。

也如由图31的横截面图3100所展示，在其中第二顶盖层218b保留且导电的一些实施例中，使第三蚀刻执行到第二顶盖层218b中。第三蚀刻将第二顶盖层218b图案化成个别分段，且形成使第三电极层220a的个别电极电隔离的隔离沟槽224，否则，第二顶盖层218b会将所述电极短接在一起。可(例如)如相对于图22i所描述般执行第三蚀刻。

有利地，图20、图21、图22a到图22i、图23a到图23k和图24到图31的方法通过接合工艺且无需使用引线接合而形成集成在一起的mems装置104和cmos装置102，使得mems装置104与cmos装置102之间的寄生电容可降低。例如，图24到图31的方法通过接合工艺本身而提供电耦合。作为另一实例，图20、图21、图22a到图22i、图23a到图23k的方法通过通孔而提供电耦合。此外，方法可有利地在晶片级处执行以减少封装时间且降低封装复杂性。此外，方法在接合工艺之前使mems装置104有利地形成于牺牲衬底2002(参阅(例如)图21)上以最少化后接合工艺。

参考图32，图中提供图20、图21、图22a到图22i、图23a到图23k和图24到图31的方法的一些实施例的流程图3200。

在3202中，使顶部布线层形成于ild堆叠上方，其中所述ild堆叠覆盖cmos装置和所述cmos装置布置于其内的半导体衬底。参阅(例如)图20或图24。

在3204中，使一或多个顶盖层形成于牺牲衬底上方。参阅(例如)图21或图25。

在3206中，形成堆叠于所述顶盖层上方的晶种层、第一电极层和压电层。参阅(例如)图22a、图23a或图25。

在3208中，形成位于所述压电层上方且形成延伸穿过所述压电层而到所述第一电极层的第二电极层。参阅(例如)图22b和图22c、图23e和图23f或图26和图27。

在3210中，将所述牺牲衬底接合到所述半导体衬底。参阅(例如)图22f、图23h或图28。

在3212中，去除所述牺牲衬底，且在一些实施例中，去除所述顶盖层中的至少一个。参阅(例如)图22g、图23i或图29。

在3214中，使第三电极层形成于所述晶种层和所述顶盖层上方。参阅(例如)图22h和图22i、图23j和图23k或图30和图31。

尽管本文中已将由流程图3200描述的方法展示且描述为一系列动作或事件，但应了解，这些动作或事件的展示顺序不应被解译为意在限制。例如，一些动作可依不同顺序发生和/或与除本文所展示和/或所描述的动作或事件之外的其它动作或事件同时发生。此外，可不需要所有展示动作来实施本文描述的一或多个方面或实施例，而是可在一或多个单独动作和/或阶段中实施本文所描绘的动作的一或多者。

参考图33到图35、图36a到图36f和图37a到图37i，图中提供用于制造图2i和图2j的ic的工艺的一些实施例的一系列横截面图3300到3500、3600a到3600f、3700a到3700i。

如由图33的横截面图3300所展示，提供或依其它方式形成cmosic。cmosic包括布置于半导体衬底106顶上的cmos装置102和覆盖cmos装置102和半导体衬底106的beol互连结构108。beol互连结构108包括介电区域110以及交替堆叠于介电区域110内的多个布线层112和多个通孔层114。介电区域110包括彼此上下堆叠的ild层202和覆盖ild层202的第一钝化层206a。多个布线层112包括透过下伏布线层和通孔层114电耦合到cmos装置102的顶部布线层112a。通孔层114包括接触通孔层116和一或多个引线间通孔层118。

如由图34的横截面图3400所展示，使第一蚀刻执行到第一钝化层206a中以形成空腔124。在一些实施例中，用于执行第一蚀刻的工艺包括：使光阻层形成于第一钝化层206a上方且图案化所述光阻层；在所述光阻层准备就绪之后将蚀刻剂施加到第一钝化层206a；去除所述光阻层。

如由图35的横截面图3500所展示，形成堆叠覆盖牺牲衬底2002的一或多个顶盖层218。用于形成(若干)顶盖层218的工艺可(例如)包括：通过溅镀、热氧化、气相沉积或上述各者的组合而循序沉积和/或生长个别顶盖层218a。在一些实施例中，(若干)顶盖层218仅经形成有第一顶盖层218a。第一顶盖层218a可(例如)由二氧化硅或一些其它介电质形成。

也如由图35的横截面图3500所展示，形成覆盖(若干)顶盖层218的晶种层132。晶种层132可(例如)由氮化铝、氧化铝、碳化硅或对vhf或boe耐蚀的介电材料形成。此外，晶种层132可(例如)通过溅镀或气相沉积而形成。

也如由图35的横截面图3500所展示，形成覆盖晶种层132的第三电极层220b，且进一步形成未经图案化的第三电极层220b。在一些实施例中，第三电极层220b由钼、铝、金或铂形成。此外，在一些实施例中，用于形成第三电极层220b的工艺包括：通过(例如)溅镀或气相沉积而沉积或生长覆盖晶种层132的第三电极层220b。

也如由图35的横截面图3500所展示，形成覆盖第三电极层220b的压电层122。在一些实施例中，压电层122由氮化铝、氧化锌或锆钛酸铅形成，和/或由与晶种层132相同的材料形成。此外，在一些实施例中，压电层122通过溅镀或气相沉积而形成。

参考图36a到图36f，图中提供用于制造图2i的ic的方法的一些实施例的一系列横截面图3600a到3600f。

如由图36a的横截面图3600a所展示，第一电极层126形成于压电层122上方，且进一步经形成有多个个别电极。在一些实施例中，第一电极层126由钼、铝、金或铂形成。此外，在一些实施例中，用于形成第一电极层126的工艺包括：沉积或生长覆盖压电层122的第一电极层126；和随后图案化第一电极层126。第一电极层126可(例如)通过(例如)溅镀或气相沉积而沉积或生长，且第一电极层126可(例如)使用光刻来图案化。

也如由图36a的横截面图3600a所展示，形成覆盖压电层122和第一电极层126的第二钝化层206b。此外，第二钝化层206b经形成有平坦上表面或顶面。第二钝化层206b可由(例如)二氧化硅、低κ介电质、一些其它介电质或上述各者的组合形成。

在一些实施例中，用于形成第二钝化层206b的工艺包括：沉积或生长第二钝化层206b；和随后使平坦化执行到第二钝化层206b的上表面或顶面中。第二钝化层206b可(例如)通过(例如)气相沉积、热氧化或溅镀而沉积或生长。平坦化可(例如)通过cmp而执行。

如由图36b的横截面图3600b所展示，图36a的半导体结构沿第一钝化层206a与第二钝化层206b之间的接合界面216熔融接合到图34的cmosic。在一些实施例中，根据亲水熔融接合工艺而执行熔融接合。

如由图36c的横截面图3600c所展示，去除图36b的牺牲衬底2002、图36b的(若干)顶盖层218和图36b的晶种层132，由此暴露第三电极层220b。在一些实施例中，用于去除牺牲衬底2002、(若干)顶盖层218和晶种层132的工艺包括cmp和/或回蚀。

如由图36d的横截面图3600d所展示，使第二蚀刻执行到第三电极层220b中以图案化第三电极层220b且从第三电极层220b形成个别电极。在一些实施例中，用于执行第二蚀刻的工艺包括：使光阻层形成于第三电极层220b上方且图案化所述光阻层；在所述光阻层准备就绪之后将蚀刻剂施加到第三电极层220b；和去除所述光阻层。

如由图36e的横截面图3600e所展示，使第三蚀刻穿过压电层122而执行到顶部布线层112a和第一电极层126以形成分别暴露顶部布线层112a和第一电极层126的多个通孔802。

在一些实施例中，用于执行第三蚀刻的工艺包括：使第一光阻层形成于压电层122和第三电极层220b上方且图案化所述第一光阻层。在这些实施例中，在所述第一光阻层准备就绪之后将第一蚀刻剂施加到压电层122以形成暴露第一电极层126的通孔，且去除所述第一光阻层。此外，在一些实施例中，工艺包括：在去除所述第一光阻层之后，使第二光阻层形成于压电层122和第三电极层220b上方且图案化所述第二光阻层。在这些实施例中，在所述第二光阻层准备就绪之后将第二蚀刻剂施加到压电层122和第一钝化层206a和第二钝化层206b以形成暴露顶部布线层112a的通孔，且去除所述第二光阻层。

如由图36f的横截面图3600f所展示，第二电极层128形成于压电层122和第三电极层220b上方。此外，形成加衬于一或多个通孔802中的第二电极层128，使得第二电极层128电耦合到第一电极层126和顶部布线层112a。在一些实施例中，用于形成第二电极层128的工艺包括：沉积或生长第二电极层128；和随后图案化第二电极层128。第二电极层128可通过(例如)溅镀或气相沉积而沉积或生长，和/或图案化可通过(例如)光刻而执行。

参考图37a到图37i，图中提供用于制造图2j的ic的方法的一些实施例的一系列横截面图3700a到3700i。图37a到图37i的实施例可替代(例如)图36a到图36f的实施例和/或可(例如)从图35继续。

如由图37a的横截面图3700a所展示，第一电极层126形成于压电层122上方，且形成未经图案化的第一电极层126。除第一电极层126未经图案化之外，可(例如)如相对于图36a所描述般形成第一电极层126。

也如由图37a的横截面图3700a所展示，形成覆盖第一电极层126的第二钝化层206b。此外，第二钝化层206b经形成有平坦上表面或顶面。可(例如)如相对于图36a所描述般形成第二钝化层206b。

如由图37b的横截面图3700b所展示，图37a的半导体结构沿第一钝化层206a与第二钝化层206b之间的接合界面216熔融接合到图34的cmosic。可(例如)如相对于图36b所描述般执行接合。

如由图37c的横截面图3700c所展示，去除图37b的牺牲衬底2002、图37b的(若干)顶盖层218和图37b的晶种层132，由此暴露第三电极层220b。可(例如)如相对于图36c所描述般执行去除。

如由图37d的横截面图3700d所展示，使第二蚀刻执行到第三电极层220b、第一电极层126和压电层122中以去除横向环绕装置区域的外围区域。此外，在一些实施例中，第二蚀刻使装置开口2302形成于装置区域中。在一些实施例中，用于执行第二蚀刻的工艺包括：使光阻层形成于第三电极层220b上方且图案化所述光阻层；在所述光阻层准备就绪之后将蚀刻剂施加到第三电极层220b、第一电极层126和压电层122；和去除所述光阻层。

如由图37e的横截面图3700e所展示，形成覆盖且横向围封第三电极层220b、第一电极层126和压电层122的围封介电层226。此外，围封介电层226经形成有平坦上表面或顶面。围封介电层226可(例如)由二氧化硅、一些其它氧化物或一些其它介电质形成。

在一些实施例中，用于形成围封介电层226的工艺包括：沉积或生长围封介电层226；和随后使平坦化执行到围封介电层226的上表面或顶面中。围封介电层226可(例如)通过(例如)溅镀、气相沉积或热氧化而沉积或生长。此外，平坦化可(例如)通过cmp而执行。

如由图37f的横截面图3700f所展示，使第三蚀刻执行到围封介电层226中以使围封介电层226的上表面或顶面凹入到留间隔于第三电极层220b的上表面或顶面与第一电极层126的下表面或底面之间的位置。在一些实施例中，第三蚀刻包括：将蚀刻剂施加到围封介电层226达预定时间段。蚀刻剂可(例如)相对于第三电极层220b、第一电极层126和压电层122而选择或偏好围封介电层226。

如由图37g的横截面图3700g所展示，使第四蚀刻执行到第三电极层220b中以图案化第三电极层220b且从第三电极层220b形成个别电极。可(例如)如相对于图36d所描述般执行第四蚀刻。

如由图37h的横截面图3700h所展示，使第五蚀刻穿过压电层122而执行到顶部布线层112a和第一电极层126以形成分别暴露顶部布线层112a和第一电极层126的多个通孔802。可(例如)如相对于图36e所描述般执行第五蚀刻。

如由图37i的横截面图3700i所展示，第二电极层128形成于压电层122和第三电极层220b上方。此外，形成加衬于一或多个通孔802中的第二电极层128，使得第二电极层128电耦合到第一电极层126和顶部布线层112a。可(例如)如相对于图36f所描述般形成第二电极层128。

有利地，图33到图35、图36a到图36f和图37a到图37i的方法通过接合工艺且无需使用引线接合而形成集成在一起的mems装置104和cmos装置102，使得mems装置104与cmos装置102之间的寄生电容可降低。此外，方法可有利地在晶片级处执行以减少封装时间且降低封装复杂性。此外，方法在接合工艺之前使mems装置104有利地形成于牺牲衬底2002上以最少化后接合工艺。此外，方法在形成压电层122之后图案化第三电极层220b，使得压电层122可为高质量的。例如，压电层122可具有高度一致结晶定向。由于压电层122的改善质量，mems装置104可(例如)具有高性能和/或高敏感度。

参考图38，图中提供图33到图35、图36a到图36f和图37a到图37i的方法的一些实施例的流程图3800。

在3802中，提供包括堆叠于介电区域内的布线层的cmosic，其中所述布线层和所述介电区域分别包括顶部布线层和覆盖所述顶部布线层的第一钝化层。参阅(例如)图33。

在3804中，使蚀刻执行到所述第一钝化层中以形成空腔。参阅(例如)图34。

在3806中，使一或多个顶盖层形成于牺牲衬底上方。参阅(例如)图35。

在3808中，形成堆叠于所述顶盖层上方的晶种层、第三电极层和压电层。参阅(例如)图35。

在3810中，使第一电极层形成于所述压电层上方。参阅(例如)图36a或图37a。

在3812中，形成覆盖所述压电层和所述第一电极层的第二钝化层。参阅(例如)图36a或图37a。

在3814中，将所述第二钝化层接合到所述第一钝化层。参阅(例如)图36b或图37b。

在3816中，去除所述牺牲衬底和所述顶盖层。参阅(例如)图36c或图37c。

在3818中，形成位于所述压电层和所述第三电极层上方且延伸穿过所述压电层而到所述第一电极层的第二电极层。参阅(例如)图36e和图36f或图37h和图37i。

尽管本文中已将由流程图3800描述的方法展示且描述为一系列动作或事件，但应了解，这些动作或事件的展示顺序不应被解译为意在限制。例如，一些动作可依不同顺序发生和/或与除本文所展示和/或所描述的动作或事件之外的其它动作或事件同时发生。此外，可不需要所有展示动作来实施本文描述的一或多个方面或实施例，而是可在一或多个单独动作和/或阶段中实施本文所描绘的动作的一或多者。

鉴于上文，本申请案的一些实施例提供一种ic，其包括半导体衬底、beol互连结构、压电层、第一电极层、第二电极层和空腔。所述beol互连结构位于所述半导体衬底上方。所述压电层位于所述beol互连结构上方且包括mems装置。第一电极层和第二电极层位于所述beol互连结构上方。所述压电层布置于所述第一电极层与所述第二电极层之间，且所述第二电极层包括延伸穿过所述压电层而到所述第一电极层的通孔。所述空腔位于所述半导体衬底与所述压电层之间。所述mems装置经配置以在所述空腔内移动。

此外，本申请案的其它实施例提供一种用于制造ic的方法。形成覆盖半导体衬底的beol互连结构，其中所述beol互连结构包括介电堆叠。使第一蚀刻执行到所述介电堆叠中以形成横向环绕牺牲介电区域的沟槽。形成加衬于所述沟槽中的横向蚀刻停止层。形成覆盖所述介电堆叠和所述横向蚀刻停止层的压电层。使第二蚀刻执行到所述牺牲介电区域中以去除所述牺牲介电区域且形成空腔来代替所述牺牲介电区域。

此外，本申请案的其它实施例提供一种用于制造ic的方法。使顶部布线层形成于堆叠于半导体衬底上方的ild层上方。形成透过所述ild层中的布线电耦合到所述半导体衬底上的电子装置的所述顶部布线层。使压电层形成于牺牲衬底上方。使第一电极层形成于所述牺牲衬底上方。将所述牺牲衬底接合到所述半导体衬底，使得所述牺牲衬底覆于所述顶部布线层和所述压电层上方。去除所述牺牲衬底。第二电极层形成于所述压电层上且包括延伸穿过所述压电层而到所述第一电极层的通孔。

上文已概述若干实施例的特征，使得熟习技术者可优选理解本发明实施例的方面。熟习技术者应了解，其可容易地使用本发明实施例作为设计或修改用于实施相同目的和/或达成本文所引入的实施例的相同优点的其它工艺和结构的基础。熟习技术者也应意识到，这些等效构建不应脱离本发明实施例的精神和范围，且其可在不脱离本发明实施例的精神和范围的情况下对本文作出各种改变、替代和更改。

符号说明

100横截面图

102互补金属氧化物半导体(cmos)装置

104微机电系统(mems)装置

106半导体衬底

108后段工艺(beol)互连结构

110介电区域

112布线层

112a顶部布线层

114通孔层

116接触通孔层

118引线间通孔层

118a顶部引线间通孔层

120装置间通孔层

122压电层

124空腔

126第一电极层

128第二电极层

130第一通孔

130a通孔

130b通孔

132晶种层

200a到200j横截面图

202层间介电(ild)层

204垂直蚀刻停止层

206钝化层

206a第一钝化层

206b第二钝化层

208释放孔

210横向蚀刻停止层

212填料层

214隔离沟槽

216接合界面

218顶盖层

218a第一顶盖层

218b第二顶盖层

218c第三顶盖层

220a第三电极层

220b第三电极层

222第二通孔

224隔离沟槽

226围封介电层

228引线

300横截面图

400横截面图

500横截面图

502沟槽

504牺牲介电区域

600横截面图

700横截面图

800a到800e横截面图

802第一通孔

804释放开口

900a到900f横截面图

1000到1800横截面图

1900流程图

1902使顶部布线层形成于ild堆叠上方

1904形成覆盖ild堆叠和顶部布线层的钝化层

1906使第一蚀刻执行到至少钝化层中以使横向环绕牺牲介电区域的沟槽形成钝化层中

1908形成加衬于沟槽中且具有与钝化层的顶面齐平的顶面的横向蚀刻停止层

1910形成堆叠于钝化层和横向蚀刻停止层上方的晶种层、第一电极层和压电层

1912形成位于压电层上方且延伸穿过压电层而到第一电极层的第二电极层

1914使第二蚀刻执行到牺牲介电区域中以去除牺牲介电区域且形成空腔

2000横截面图

2002牺牲衬底

2100横截面图

2200a到2200i横截面图

2202第二通孔

2300a到2300k横截面图

2302装置开口

2400到3100横截面图

3200流程图

3202使顶部布线层形成于ild堆叠上方

3204使一或多个顶盖层形成于牺牲衬底上方

3206形成堆叠于顶盖层上方的晶种层、第一电极层和压电层

3208形成位于压电层上方且延伸穿过压电层而到第一电极层的第二电极层

3210将牺牲衬底接合到半导体衬底

3212去除牺牲衬底且在一些实施例中去除顶盖层中的至少一个

3214使第三电极层形成于晶种层和顶盖层上方

3300到3500横截面图

3600a到3600f横截面图

3700a到3700i横截面图

3800流程图

3802提供包括堆叠于介电区域内的布线层的cmosic

3804使蚀刻执行到第一钝化层中以形成空腔

3806使一或多个顶盖层形成于牺牲衬底上方

3808形成堆叠于顶盖层上方的晶种层、第三电极层和压电层

3810使第一电极层形成于压电层上方

3812形成覆盖压电层和第一电极层的第二钝化层

3814将第二钝化层接合到第一钝化层

3816去除牺牲衬底和顶盖层

3818形成位于压电层和第三电极层上方且延伸穿过压电层而到第一电极层的第二电极层