相关申请的交叉参考
本申请主张2016年9月2日提交的美国临时专利申请第62/383,094号的权益和优先权，所述临时专利申请的内容以全文引用的方式并入本文中。
本公开大体上涉及一种半导体封装装置及其制造方法。更具体地说，本公开涉及一种半导体封装装置，所述半导体封装装置包含微机电系统(mems)结构及其制造方法。
背景技术：
相当的mems封装结构通过四方扁平无引线(qfn)技术形成。举例来说，mems裸片被放置在引线框的裸片座上且通过线接合实现mems裸片与引线框之间的电连接。然而，线接合技术的使用可能限制了mems封装结构的小型化(例如，mems封装结构的尺寸限制是4.5毫米(mm)*4.5mm*1.2mm)。此外，归因于接合线的环路高度，导电路径相对较长，从而产生相对高的电阻(与导电桩相比)。高电阻可能不利地影响mems封装结构的电气性能。另外，在封装mems的过程中，选择模制原料以使热膨胀系数(cte)接近引线框的cte；然而，此布置可能不可避免地产生模制原料与mems裸片之间的cte不匹配，从而可能妨碍mems裸片的性能或甚至损害mems裸片。
技术实现要素：
在根据一些实施例的一个方面中，微机电系统(mems)封装结构包括mems裸片、邻近于所述mems裸片的导电桩、封装本体和封装本体上的粘合层。所述封装本体囊封所述mems裸片和所述导电桩，且暴露所述导电桩的顶部表面。所述封装本体的玻璃转化温度(tg)大于用于形成所述粘合层的温度(tc)。
在根据一些实施例的另一方面中，mems封装结构包括衬底、mems裸片、导电桩和封装本体。衬底包含介电层和重布层(rdl)。rdl的顶部表面的至少一部分从介电层暴露出来。mems裸片安置于衬底上。导电桩通过倒装芯片接合将mems裸片电连接到衬底的rdl。封装本体安置于衬底上且囊封mems裸片和导电桩。
在根据一些实施例的又一方面中，用于制造mems封装结构的方法包括：将mems裸片安置于载体上；将导电桩形成于载体上且邻近于mems裸片；形成封装本体以囊封mems裸片和导电桩且暴露导电桩的顶部表面；以及将粘合层形成于封装本体上，其中封装本体的玻璃转化温度(tg)大于用于形成粘合层的温度(tc)。
附图说明
当结合附图阅读时，从以下详细描述最好地理解本公开的一些实施例的方面。应注意，各种结构可能未按比例绘制，且出于论述的清楚起见，各种结构的尺寸可任意增大或减小。
图1a说明根据本公开的一些实施例的半导体封装装置的截面视图；
图1b说明根据本公开的一些实施例的半导体封装装置的截面视图；
图1c说明根据本公开的一些实施例的半导体封装装置的截面视图；
图1d说明根据本公开的一些实施例的半导体封装装置的截面视图；
图1e说明根据本公开的一些实施例的半导体封装装置的截面视图；
图1f说明根据本公开的一些实施例的半导体封装装置的截面视图；
图1g说明根据本公开的一些实施例的半导体封装装置的截面视图；
图1h说明根据本公开的一些实施例的半导体封装装置的截面视图；
图1i说明根据本公开的一些实施例的半导体封装装置的截面视图；
图2a说明根据本公开的一些实施例的制造半导体封装的方法的各个阶段；
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图2d'说明根据本公开的一些实施例的制造半导体封装的方法的各个阶段；
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图4a说明根据本公开的一些实施例的制造半导体封装的方法的各个阶段；
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图6c说明根据本公开的一些实施例的制造半导体封装的方法的各个阶段；且
图6d说明根据本公开的一些实施例的制造半导体封装的方法的各个阶段。
贯穿图式和详细描述使用共同参考数字以指示相同或类似元件。根据以下结合附图作出的详细描述，本公开将更显而易见。
具体实施方式
图1a说明根据本公开的一些实施例的半导体封装装置1a的截面视图。半导体封装装置1a包含电路层10、mems装置11、导电桩12、封装本体13、粘合层14a、绝缘层14b、重布层(rdl)15和一或多个电接触件16。
电路层10可包含一或多个电子组件，例如，无源电子组件和/或有源电子组件。在一些实施例中，电路层10可包含(例如)微处理器(例如，单核心微处理器或多核心微处理器)、存储器装置、芯片组、图形装置，或根据本公开的各种实施例的专用集成电路(asic)。
mems装置11安置于电路层10上。在一些实施例中，mems是指使用类似半导体过程构造且展现例如移动或变形能力等机械特性的一类结构或装置。mems常常(但不总是)与电信号交互。mems装置11可以是或包含(但不限于)一或多个陀螺仪、加速计、压力传感器、传声器、致动器、反射镜、加热器、打印机喷嘴磁强计，或其中两个或多于两个的组合。
封装本体13安置于电路层10上，以覆盖或囊封mems装置11的至少一部分或整个mems装置11。在一些实施例中，封装本体13包含(例如)包含填料的环氧树脂、模制原料(例如，环氧模制原料或其它模制原料)、聚酰亚胺、酚类化合物或酚类材料、包含硅酮(分散在其中)的材料，或其中两个或多于两个的组合。在一些实施例中，封装本体13中填料的组成大于或等于(例如)约60％、约70％、约80％、约90％，或约95％(按质量计)。举例来说，封装本体13中填料的组成可以是(例如)约87％或约89％。
在一些实施例中，封装本体13的玻璃转化温度(tg)大于用于形成粘合层14a或绝缘层14b的温度(tc)。在一些实施例中，封装本体13的玻璃转化温度介于约100℃到约250℃、约125℃到约220℃或约150℃到约195℃的范围内。举例来说，封装本体13的玻璃转化温度介于约155℃到约161℃、约151℃到约160℃或约184℃到约195℃的范围内。在一些实施例中，封装本体13的热膨胀系数(cte)介于约4ppm/℃到约12ppm(百万分之一)/℃的范围内。举例来说，封装本体13的cte介于约7ppm/℃到约9ppm/℃、约10ppm/℃到约12ppm/℃或约4ppm/℃到约6ppm/℃的范围内。
导电桩12穿过封装本体，以电连接到电路层10的一或多个导电接触件。导电桩12的部分由封装本体13囊封；且导电桩12的顶部表面从封装本体13暴露出来。在一些实施例中，导电桩12安置为邻近于mems装置11。在一些实施例中，晶种层12s安置于导电桩12与电路层10之间。在一些实施例中，导电桩12与封装本体13之间不存在晶种层。换句话说，导电桩12的侧表面可直接接触封装本体13。在一些实施例中，晶种层12s包括(例如)钛(ti)、铜(cu)或其组合。
在一些实施例中，导电桩12包含电路层10上的第一部分和第一部分上的第二部分。在一些实施例中，第一部分的厚度可大于第二部分的厚度。用于形成第一部分的时间可长于用于形成第二部分的时间。在一些其它实施例中，第一部分的厚度可小于或大体上等于第二部分的厚度。在一些实施例中，导电桩12的第一部分和导电桩12的第二部分由相同材料制成(或包含相同材料)。替代地，导电桩12的第一部分和导电桩12的第二部分由不同材料制成(或包含不同材料)。举例来说，在一些实施例中，导电桩12的第一部分由cu制成，而导电桩12的第二部分由锡(sn)、银(ag)、镍(ni)或其中两个或多于两个的组合制成。
粘合层14a安置于封装本体13和导电桩12的顶部表面上。粘合层14a可包含至少一个凹槽，以暴露导电桩12的顶部表面的至少一个部分。在一些实施例中，粘合层14a包括聚酰亚胺(pi)、聚苯并恶唑(pbo)、阻焊剂、味之素堆积膜(abf)、模制原料、环氧基材料，或其中两个或多于两个的组合。
rdl15安置于粘合层14上。rdl15延伸到粘合层14a的凹槽中且电接触从封装本体13暴露出来的导电桩12的顶部表面的至少一部分。
绝缘层14b安置于粘合层14a上，以覆盖或囊封rdl15的至少一部分或整个rdl15。绝缘层14b可包含至少一个凹槽，以暴露rdl15的部分。在一些实施例中，绝缘层14b包括pi、pbo、阻焊剂、abf、模制原料、环氧基材料，或其中两个或多于两个的组合。
导电层16u(例如，凸块下金属(ubm))安置于绝缘层14b的凹槽内以电接触rdl15的暴露部分。电接触件16(例如，c4垫(受控塌陷芯片连接垫))安置于导电层16u上，以提供电路层10与外部装置之间的电连接。在一些实施例中，半导体封装装置1a不包含导电层16u；且电接触件16直接安置于绝缘层14b的凹槽内，以电接触rdl15的暴露部分。
如上文所提及，通过四方扁平无引线(qfn)技术形成的相当的mems封装结构可能限制mems封装结构的小型化(例如，mems封装结构的尺寸限制是4.5mm*4.5mm*1.2mm)。此外，归因于接合线的环路高度，相对较长的导电路径可产生高电阻，从而将不利地影响相当的mems封装结构的电气性能。在本公开的图1a中展示的一些实施例中，通过使用导电桩12来提供电连接，可减小半导体封装装置1a的总大小(例如，减小到约3.5mm*2.6mm*0.5mm、约3.0mm*2.2mm*0.4mm、约2.5mm*2.0mm*0.3mm，或更小)。此外，归因于导电桩12的相对较小电阻(相比于相当的mems封装结构中的接合线)，半导体封装装置1可具有较好的信号传输性能。
此外，在封装相当的qfnmems结构的过程中，选择模制原料，以使cte接近引线框的cte。然而，此布置可产生模制原料与mems裸片之间的cte不匹配。cte不匹配可能损害mems裸片或妨碍mems裸片的性能。如本公开的图1a中所展示的实施例中所示，半导体封装装置1a不包含引线框结构，且因此可选择模制原料(例如，封装本体13)的材料，以使得模制原料的cte可匹配mems装置11的cte，从而避免半导体封装装置1a的弯曲。
在一些实施例中，可以省略粘合层14a。图1b说明根据本公开的一些实施例的半导体封装装置1b的截面视图。半导体封装装置1b类似于图1a中所展示的半导体封装装置1a，例外为半导体封装装置1b包含绝缘层14b但不包含粘合层14a。
如图1b中所展示，rdl15安置于封装本体13上且电接触从封装本体13暴露出来的导电桩12的顶部表面的至少一部分。
绝缘层14b安置于封装本体13上，以覆盖或囊封rdl15的至少一部分或整个rdl15。绝缘层14b可包含至少一个凹槽，以暴露rdl15的至少一部分。在一些实施例中，绝缘层14b包括pi、pbo、阻焊剂、abf、模制原料、环氧基材料，或其中两个或多于两个的组合。
导电层16u(例如，凸块下金属(ubm))安置于绝缘层14b的凹槽内以电接触rdl15的暴露部分。电接触件16(例如，c4垫)安置于导电层16u上，以提供电路层10与外部装置之间的电连接。在一些实施例中，半导体封装装置1b不包含导电层16u；且电接触件16直接安置于绝缘层14b的凹槽内，以电接触rdl15的暴露部分。
图1c说明根据本公开的一些实施例的半导体封装装置1c的截面视图。半导体封装装置1c类似于图1a中所展示的半导体封装装置1a，且两个半导体封装装置之间的至少一个差异在于：在图1a的半导体封装装置1a中，mems装置11的有源表面通过(例如)倒装芯片技术连接到电路层10；而在图1c的半导体封装装置1c中，mems装置11的后表面经由粘合剂层11h(例如，胶合剂)连接到电路层10。mems装置的有源表面经由穿过封装本体13的电连接件15v(例如，通孔)电连接到rdl15。
图1d说明根据本公开的一些实施例的半导体封装装置1d的截面视图。半导体封装装置1d类似于图1a中所展示的半导体封装装置1a，例外为半导体封装装置1d不包含rdl15和粘合层14a。
如图1d中所展示，导电垫12p安置于封装本体13上且电接触从封装本体13暴露出来的导电桩12的顶部表面的至少一部分。绝缘层14b安置于封装本体13上，以覆盖或囊封导电垫12p。绝缘层14b包含至少一个凹槽，以暴露导电垫12p的至少一个部分。电接触件16安置于绝缘层14b上且延伸到绝缘层14b的凹槽中，以电接触导电垫12p。
根据图1d中所展示的实施例，由于电接触件16直接安置于将电连接到导电桩12的导电垫12p上，因此半导体封装装置1d不包含额外rdl，从而降低制造成本。
图1e说明根据本公开的一些实施例的半导体封装装置1e的截面视图。半导体封装装置1e包含如图1d中所展示的半导体封装装置1d、封装本体19和衬底18。
取决于根据各种实施例的应用，衬底18可以是柔性衬底或刚性衬底。在一些实施例中，衬底18包含介电层18d和导电图案化层18r。导电图案化层18r的顶部表面的至少一部分从介电层18d暴露出来。半导体封装装置1d的电接触件安置于导电图案化层18r的顶部表面的暴露部分上。在一些实施例中，外部接触层也可形成或安置于衬底18上。在一些实施例中，外部接触层包含球状栅格阵列(bga)。在其它实施例中，外部接触层包含阵列，例如(但不限于)焊盘栅格阵列(lga)或接脚栅格阵列(pga)。在一些实施例中，外部接触层包含焊料球18b，所述焊料球可包含铅或可以是无铅的(例如，包含一或多种材料，例如金锡焊料合金或银锡焊料合金)。
封装本体19安置于衬底18上，以覆盖或囊封半导体封装装置1d。在一些实施例中，封装本体19包含环氧树脂(包含填料)、模制原料(例如，环氧模制原料或其它模制原料)、聚酰亚胺、酚类化合物或酚类材料、包含硅酮(分散在其中)的材料，或其中两个或多于两个的组合。
图1f说明根据本公开的一些实施例的半导体封装装置1f的截面视图。半导体封装装置1f类似于图1a中所展示的半导体封装装置1a，例外为半导体封装装置1f不包含封装本体13、粘合层14a、绝缘层14b或rdl15。
如图1f中所展示，导电桩12安置于电路层10上且电连接到电路层10的导电接触件。晶种层12s可安置于导电桩12与电路层10之间。电接触件12c安置于导电桩12上。导电桩12和电接触件12c提供电路层10与外部装置之间的电连接。
图1g说明根据本公开的一些实施例的半导体封装装置1g的截面视图。半导体封装装置1g类似于图1f中所展示的半导体封装装置1f，例外为半导体封装装置1g进一步包含封装本体13。
封装本体13安置于电路层10上，以覆盖或囊封mems装置11和导电桩12的侧表面。导电桩12的顶部表面从封装本体13暴露出来。在一些实施例中，封装本体13包含环氧树脂(包含填料)、模制原料(例如，环氧模制原料或其它模制原料)、聚酰亚胺、酚类化合物或酚类材料、包含硅酮(分散在其中)的材料，或其中两个或多于两个的组合。
电接触件12c安置于从封装本体13暴露出来的导电桩12的顶部表面上。导电桩12和电接触件12c提供电路层10与外部装置之间的电连接。
图1h说明根据本公开的一些实施例的半导体封装装置1h的截面视图。半导体封装装置1h类似于图1g中所展示的半导体封装装置1g，例外为半导体封装装置1h进一步包含一或多个支撑元件12c1。
支撑元件12c1安置于封装本体上且与mems装置11或电路层10电隔离。在一些实施例中，支撑元件12c1可以是焊料球或其它合适的结构。在一些实施例中，支撑元件12c1可以是虚设球。虚设球12c1用以当半导体封装装置1h连接或接合到其它装置或电路板时为半导体封装装置1h提供额外支撑。
图1i说明根据本公开的一些实施例的半导体封装装置1i的截面视图。半导体封装装置1i包含如图1f中所展示的半导体封装装置1f、封装本体19和衬底18。
取决于根据各种实施例的应用，衬底18可以是柔性衬底或刚性衬底。在一些实施例中，衬底18包含介电层18d和导电图案化层18r。导电图案化层18r的顶部表面的至少一部分从介电层18d暴露出来。半导体封装装置1f的电接触件12c安置于导电图案化层18r的顶部表面的暴露部分上。在一些实施例中，外部接触层也可形成或安置于衬底18上。在一些实施例中，外部接触层包含bga。在其它实施例中，外部接触层包含阵列，例如(但不限于)，lga或pga。在一些实施例中，外部接触层包含焊料球18b，所述焊料球可包含铅或可以是无铅的(例如，包含一或多种材料，例如金锡焊料合金或银锡焊料合金)。
封装本体19安置于衬底18上，以覆盖或囊封半导体封装装置1f。在一些实施例中，封装本体18包含环氧树脂(包含填料)、模制原料(例如，环氧模制原料或其它模制原料)、聚酰亚胺、酚类化合物或酚类材料、包含硅酮(分散在其中)的材料，或其中两个或多于两个的组合。
图2a、2b、2c、2d、2d'、2e、2f、2g和2h是根据本公开的一些实施例的在各个阶段构造的半导体结构的截面视图。可简化各个图式，以便更好地理解本公开的方面。
参看图2a，提供电路层20。电路层20可包含一或多个电子组件，例如，无源电子组件和/或有源电子组件。在一些实施例中，电路层20可包含微处理器(例如，单核心微处理器或多核心微处理器)、存储器装置、芯片组、图形装置，或根据本公开的各种实施例的asic。
mems装置21安置于电路层20上。mems装置21可以是或包含(但不限于)一或多个陀螺仪、加速计、压力传感器、传声器、致动器、反射镜、加热器、打印机喷嘴磁强计，或其中两个或多于两个的组合。在一些实施例中，mems装置21可通过(例如)倒装芯片技术连接到电路层20。
参看图2b，晶种层22s形成于电路层20的顶部表面和mems装置21的顶部表面和侧表面上。在一些实施例中，晶种层22s包括ti、cu或其组合。在一些实施例中，晶种层22s可通过(例如)溅镀或其它合适的技术形成。
参看图2c，光刻胶层27形成于晶种层22s上；且在预定位置处形成一或多个开口27h，以穿过光刻胶层27且暴露晶种层22s。在一些实施例中，光刻胶层27是干膜光刻胶或其它合适的光刻胶。在一些实施例中，开口27h可通过(例如)蚀刻、激光钻孔或其它合适的过程形成。
参看图2d，导电桩22形成于开口27h内和从光刻胶层27暴露出来的晶种层22s的至少一部分上。在一些实施例中，导电桩22通过(例如)电镀或其它合适的过程形成。在一些实施例中，导电桩22可通过单个电镀过程形成。在一些其它实施例中，参看图2d'，导电桩22'可包含通过两个(或多于两个)电镀过程形成的两个(或多于两个)部分(例如，晶种层22s上的第一部分22a'和第一部分22a'上的第二部分22b')。第一部分22a'的厚度大于第二部分22b'的厚度。在一些其它实施例中，第一部分22a'的厚度可小于或大体上等于第二部分22b'的厚度。在一些实施例中，导电桩22'的第一部分22a'和导电桩22'的第二部分22b'由相同材料制成(或包含相同材料)。替代地，导电桩22'的第一部分22a'和导电桩22'的第二部分22b'由不同材料制成(或包含不同材料)。举例来说，在一些实施例中，导电桩22'的第一部分22a'由cu制成，而导电桩22'的第二部分22b'由sn、ag、ni或其中两个或多于两个的组合制成。
参看图2e，移除光刻胶层27和晶种层22s的至少一部分。在一些实施例中，可通过(例如)蚀刻或其它合适的过程移除光刻胶层27和晶种层22s的部分。在图2e中所展示的操作之后，导电桩22与电路层20可存在晶种层22s。
参看图2f，形成或安置封装本体23以覆盖或囊封电路层20的顶部表面、mem装置21和导电桩22。在一些实施例中，封装本体23包含环氧树脂(包含填料，例如，sio2)，模制原料(例如，环氧模制原料或其它模制原料)、聚酰亚胺、酚类化合物或酚类材料、包含硅酮(分散在其中)的材料，或其中两个或多于两个的组合。在一些实施例中，封装本体23中填料的组成大于或等于(例如)约60％、约70％、约80％、约90％或约95％(按质量计)。举例来说，封装本体23中填料的组成可以是(例如)约87％或约89％。在一些实施例中，封装本体23的玻璃转化温度介于约100℃到约250℃、约125℃到约220℃或约150℃到约195℃的范围内。举例来说，封装本体23的玻璃转化温度介于约155℃到约161℃、约151℃到约160℃或约184℃到约195℃的范围内。在一些实施例中，封装本体23的cte介于约4ppm/℃到约12ppm/℃范围内。举例来说，封装本体23的cte介于约7ppm/℃到约9ppm/℃、约10ppm/℃到约12ppm/℃或约4ppm/℃到约6ppm/℃的范围内。
在一些实施例中，接着移除封装本体23的部分，以暴露导电桩22的顶部表面。在一些实施例中，通过(例如)研磨或其它合适的过程实行移除操作。
参看图2g，粘合层24a形成于封装本体23上。粘合层24a可包含至少一个凹槽，以暴露导电桩22的顶部表面的至少一部分。在一些实施例中，粘合层24a包括pi、pbo、阻焊剂、abf、模制原料、环氧基材料，或其中两个或多于两个的组合。在一些实施例中，用于形成粘合层24a的温度小于封装本体23的玻璃转化温度。在一些实施例中，用于形成粘合层24a的温度是粘合层24a的材料的固化温度。在一些实施例中，如果用于形成粘合层24a的温度大于或大体上等于封装本体23的玻璃转化温度且用于形成粘合层24的时间较长(例如，2小时)，那么封装本体23的cte可增大(例如，由于处于或高于玻璃转化温度时进行转换)。在此状况下封装本体23的cte与mems装置21的cte或电路层20的cte之间的差值可能也增大，从而可能导致半导体封装装置弯曲。
rdl25形成于粘合层24a上且延伸到粘合层24的凹槽中，以电接触导电桩22的顶部表面的暴露部分。
绝缘层24b形成于rdl25上。绝缘层24b可包含凹槽，以暴露rdl25的部分。在一些实施例中，绝缘层24b包括pi、pbo、阻焊剂、abf、模制原料、环氧基材料，或其中两个或多于两个的组合。在一些实施例中，用于形成绝缘层24b的温度小于封装本体23的玻璃转化温度。在一些实施例中，用于形成绝缘层24b的温度是绝缘层24b的材料的固化温度。
导电层26u(例如，ubm)形成或安置于绝缘层24b的凹槽中，以接触rdl25的暴露部分，且接着电接触件26(例如，c4垫)形成或安置于导电层26u上。在一些实施例中，可通过(例如)研磨过程移除电路层20的背侧的至少一部分。
参看图2h，执行单个化，以形成半导体封装装置2。举例来说，可经由粘合层24a、绝缘层24b、rdl25、封装本体23和电路层20执行单个化。可(例如)通过使用划片机、激光或其它适当的切割技术执行单个化。在一些实施例中，半导体封装装置2类似于图1a中所展示的半导体封装装置1a。
图3a和3b是根据本公开的一些实施例的在各个阶段构造的半导体结构的截面视图。可能已简化各个图式，以便更好地理解本公开的方面。在一些实施例中，图3a中所展示的操作可在图2f中所展示的操作之后实行。
参看图3a，导电层35形成于从封装本体23暴露出来的导电桩22的顶部表面的至少一部分上。在一些实施例中，导电层35可通过以下操作形成：(i)通过使用蔽荫遮罩界定用于以下物理气相沉积(pvd)过程的区；且(ii)沉积导电材料(例如，cu)以形成导电层35。替代地，导电层35可通过以下操作形成：(i)通过使用激光钻孔以移除封装本体23的部分来界定导电层35的区；且(ii)通过印刷形成导电层35。
在沉积导电层35之后，氧化物层34形成于封装本体23上。导电层35的至少一部分从氧化物层34暴露出来。在一些实施例中，氧化物层35通过使用(例如)pvd过程形成。
参看图3b，电接触件36(例如，c4垫)形成或安置于导电层35的暴露部分上。在一些实施例中，电接触件36是焊料球(例如，sn球)。在一些实施例中，在氧化物层35形成之前ni层可沉积于导电层35上，以提高导电层35与电接触件36之间的粘着性。
在如图2g中所展示的一些实施例中，粘合层24a和绝缘层24b可选自(例如)pi或pbo或其组合。然而，用于固化pi或pbo的温度(例如，约200℃到约450℃、约200℃到约400℃，或约200℃到约350℃)高于封装本体23的玻璃转化温度(例如，约150℃到约195℃)。因此，在形成pi或pbo粘合层之后，可弯曲晶片(例如，晶片弯曲)，这可能导致自动处理问题、晶片破裂或裸片的应力增大。如图3a和3b中所展示的操作中所示，由于导电层35和氧化物层34通过pvd过程形成，因此制造过程不涉及温度高于封装本体23的玻璃转化温度的过程(例如，光刻、电镀、pi或pbo固化)，且因此避免如上文所提及的可靠性问题。
图4a、4b和4c是根据本公开的一些实施例的在各个阶段构造的半导体结构的截面视图。可能已简化各个图式，以便更好地理解本公开的方面。
参看图4a，提供电路层40。电路层40可包含一或多个电子组件，例如无源电子组件和/或有源电子组件。在一些实施例中，电路层40可包含微处理器(例如，单核心微处理器或多核心微处理器)、存储器装置、芯片组、图形装置，或根据本公开的各种实施例的asic。
mems装置41安置于电路层40上。mems装置41可以是或包含(但不限于)一或多个陀螺仪、加速计、压力传感器、传声器、致动器、反射镜、加热器、打印机喷嘴磁强计，或其中两个或多于两个的组合。在一些实施例中，mems装置41可通过(例如)倒装芯片技术连接到电路层40。
形成或安置封装本体43以覆盖或囊封电路层40和mem装置41的顶部表面。在一些实施例中，封装本体43包含环氧树脂(包含填料)、模制原料(例如，环氧模制原料或其它模制原料)、聚酰亚胺、酚类化合物或酚类材料、包含硅酮(分散在其中)的材料，或其中两个或多于两个的组合。
参看图4b，移除封装本体43的部分以形成开口43h，从而暴露电路层40。在一些实施例中，封装本体43可通过使用(例如)激光钻孔或其它合适的过程移除。
参看图4c，将导电材料(例如，cu、ni或其组合)填充于一或多个开口43h内，以通过(例如)丝网印刷过程形成导电桩42。电接触件46(例如，c4垫)接着形成或安置于导电桩42上。在一些实施例中，电接触件46是焊料球(例如，sn球)。
如图4a到4c中所展示的操作中所示，由于导电桩42通过丝网印刷过程形成，因此制造过程不涉及温度高于封装本体43的玻璃转化温度的过程(例如，光刻、电镀、pi或pbo固化)，且因此避免如上文所提及的可靠性问题。
图5a、5b、5c和5d是根据本公开的一些实施例的在各个阶段构造的半导体结构的截面视图。可能已简化各个图式，以便更好地理解本公开的方面。
参看图5a，导电桩22形成于电路层20上且电连接到电路层20的导电接触件。在一些实施例中，电接触件22c可形成于导电桩22上。
参看图5b，执行单个化，以形成半导体封装装置5'。举例来说，可经由电路层20执行单个化。可(例如)通过使用划片机、激光或其它适当的切割技术执行单个化。在一些实施例中，半导体封装装置5'类似于图1b中所展示的半导体封装装置1b。
参看图5c，半导体封装装置5'被倒置且连接到衬底28。衬底28放置在载体28c上。衬底28包含介电层28d和导电图案化层28r。导电图案化层28r的顶部表面的至少一部分从介电层28d暴露出来。半导体封装装置5'的电接触件22c安置于导电图案化层28r的顶部表面的暴露部分上。
参看图5d，从衬底28移除载体28c。封装本体29形成于衬底28上，以囊封或覆盖半导体封装装置5'。在一些实施例中，封装本体29包含环氧树脂(包含填料)、模制原料(例如，环氧模制原料或其它模制原料)、聚酰亚胺、酚类化合物或酚类材料、包含硅酮(分散在其中)的材料，或其中两个或多于两个的组合。
电接触件28b接着形成或安置于衬底28的导电图案化层28d上，以形成半导体封装装置5。在一些实施例中，半导体封装装置5类似于图1h中所展示的半导体封装装置1h。
在一些实施例中，在衬底级而非晶片级中实行图5a、5b、5c和5d中所展示的过程。因此，可除去粘合层且可将半导体封装装置5'(包含电路层20和mems装置21)连接到衬底28，而不在晶片级下执行过程，从而可降低用于制造具有扇出结构的半导体封装装置5的成本。
图6a、6b和6c是根据本公开的一些实施例的在各个阶段构造的半导体结构的截面视图。可能已简化各个图式，以便更好地理解本公开的方面。
图6a中所展示的操作类似于图5a中所展示的那些操作，例外为导电接触件22c(代替导电桩)形成于电路层20上。
参看图6b，执行单个化，以形成半导体封装装置6'。举例来说，可经由电路层20执行单个化。可(例如)通过使用划片机、激光或其它适当的切割技术执行单个化。
参看图6c，半导体封装装置6'被倒置且连接到衬底28的导电桩22。如图6c中所展示，导电接触件22c与对应的导电桩22对准。衬底28放置在载体28c上。衬底28包含介电层28d和导电图案化层28r。导电图案化层28r的顶部表面的至少一部分从介电层28d暴露出来。半导体封装装置5'的电接触件22c安置于导电图案化层28r的顶部表面的暴露部分上。
参看图6d，从衬底28移除载体28c。封装本体29形成于衬底28上，以囊封或覆盖半导体封装装置6'。在一些实施例中，封装本体29包含环氧树脂(包含填料)、模制原料(例如，环氧模制原料或其它模制原料)、聚酰亚胺、酚类化合物或酚类材料、包含硅酮(分散在其中)的材料，或其中两个或多于两个的组合。
电接触件28b接着形成或安置于衬底28的导电图案化层28r上，以形成半导体封装装置6。
如本文中所使用，术语“大约”、“大体上”、“大体”和“约”用于描述和解释小的变化。当与事件或情形结合使用时，所述术语可以指其中事件或情形明确发生的情况以及其中事件或情形极接近于发生的情况。举例来说，当结合数值使用时，术语可以指小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％。举例来说，如果两个数值之间的差小于或等于所述值的平均值的±10％(例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％)，那么可认为所述两个数值“大体上”相同或“大体上”相等。举例来说，“大体上”平行可以指相对于0°的小于或等于±10°(例如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°，或小于或等于±0.05°)的角变化范围。举例来说，“基本上”垂直可以指相对于90°的小于或等于±10°(例如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°、或小于或等于±0.05°)的角度变化范围。
如果两个表面之间的位移不大于5μm、不大于2μm、不大于1μm或不大于0.5μm，那么可认为这两个表面是共平面的或大体上共平面。
如本文所使用，术语“导电”和“导电率”是指传送电流的能力。导电材料通常指示对电流流动展现极少或零对抗的材料。导电率的一个量度为西门子/米(s/m)。通常，导电材料是导电率大于大约104s/m(例如至少105s/m或至少106s/m)的一种材料。材料的导电率有时可随温度而变化。除非另外指定，否则在室温下测量材料的导电率。
在一些实施例的描述中，被提供在另一组件“上”或“上面”的组件可以涵盖前面的组件直接地在后面的组件上(例如，物理接触)的状况以及一或多个介入组件位于前面的组件与后面的组件之间的状况。
另外，有时在本文中按范围格式呈现量、比率及其它数值。应理解，此种范围格式是出于方便和简洁起见，且应灵活地理解，不仅包含明确地指定为范围限制的数值，而且包含涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每一数值和子范围一般。
虽然已参考本公开的特定实施例描述及说明本公开，但这些描述及说明并不限制本公开。所属领域的技术人员可清楚地理解，可进行各种改变，且可在实施例内替代等效组件而不脱离如由所附权利要求书定义的本公开的真实精神和范围。所述说明可能未必按比例绘制。归因于制造过程变化和此些原因，本公开中的艺术再现与实际设备之间可存在区别。可存在并未特定说明的本公开的其它实施例。应将本说明书及图式视为说明性的而非限制性的。可做出修改，以使特定情况、材料、物质组成、方法或过程适应于本公开的目标、精神和范围。所有此类修改意图在所附权利要求书的范围内。虽然已参考按特定次序执行的特定操作描述本文中所公开的方法，但应理解，可在不脱离本公开的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序及分组并非本公开的限制。