本申请要求2017年3月16日提交的美国临时申请第62/472,431号的权益及优先权，所述美国临时申请的内容以全文引用的方式并入本文中。
本发明涉及一种半导体装置封装，更具体地说，涉及一种包含具有支撑元件的衬底的半导体装置封装及其制造方法。
背景技术：
半导体装置封装可包含通过粘合材料附接或接合到载体(衬底、引线框等等)的半导体装置。接合线厚度(blt)或粘合材料的厚度是可影响半导体装置封装的性能的一个因素。由于各种制造条件(例如产生于用以将半导体装置附接或接合到载体的机器的误差或偏离、粘合材料的特性等)，控制blt是具有挑战性的。
此外，半导体装置附接或接合到的载体可具有孔以促进半导体装置的性能(例如微机电系统(mems)装置)。但是，粘合材料可渗入或流入孔中，从而不利地影响半导体装置封装的性能。
另外，半导体装置的重心可能不与其几何中心重叠，此可在将半导体装置放置到粘合材料时(或在这之后)使得半导体装置倾斜。半导体装置的倾斜也可能不利地影响半导体装置封装的性能。
技术实现要素：
在本发明的一些实施例中，一种半导体装置封装包含衬底、支撑结构、电子组件及粘合剂。所述支撑结构安置于所述衬底上。所述电子组件安置于所述支撑结构上。所述粘合剂安置于所述衬底与所述电子组件之间且覆盖所述支撑结构。所述支撑结构的硬度小于所述电子组件的硬度。
在本发明的一些实施例中，一种半导体装置封装包含衬底、支撑结构、mems装置及粘合剂。所述衬底具有穿透所述衬底的开口。所述支撑结构安置于所述衬底上。所述mems装置安置于所述支撑结构上。所述mems装置具有对应于所述衬底的所述开口的空腔。所述粘合剂安置于所述衬底与所述mems装置之间且覆盖所述支撑结构。所述支撑结构的硬度小于所述mems装置的硬度。
在本发明的一些实施例中，一种制造半导体装置封装的方法包含：(a)提供衬底；(b)在所述衬底上放置感光层；(c)去除所述感光层的一部分以形成支撑结构；(d)施加粘合剂以覆盖所述支撑结构；及(e)经由所述粘合剂将电子组件连接于所述支撑结构上。
附图说明
图1a说明根据本发明的一些实施例的半导体装置封装的横截面视图；
图1b说明根据本发明的一些实施例的图1a中的半导体装置封装的俯视图。
图1c由底视图说明根据本发明的一些实施例的图1a中的mems；
图2展示根据本发明的一些实施例的半导体装置封装的显微镜图像；
图3a、3b、3c、3d、3e及3f说明根据本发明的一些实施例的用于制造半导体装置封装的方法；
图4a、4b、4c、4d及4e说明根据本发明的一些实施例的用于制造半导体装置封装的方法；
图5a、5b、5c及5d说明根据本发明的一些实施例的用于制造半导体装置封装的方法；且
图6说明根据本发明的一些实施例的图5c中的半导体装置封装的透视图。
贯穿所述图式及具体实施方式使用共同参考数字以指示相同或类似元件。结合随附图式，根据以下具体实施方式，将容易理解本发明。
具体实施方式
图1a说明根据本发明的一些实施例的半导体装置封装1。半导体装置封装1包含衬底10、mems装置11(或mems11)及粘合剂12。
举例来说，衬底10可以是印刷电路板(pcb)，例如纸基铜箔层压物、复合铜箔层压物、聚合物浸渍的基于玻璃纤维的铜箔层压物、或其中的两个或多于两个的组合。衬底10可包含互连结构，例如重布层(rdl)或接地元件。衬底10可包含穿孔10v，穿孔10v穿透衬底10以在衬底10的表面101(也被称作顶部表面或第一表面)与衬底的表面102(也被称作底部表面或第二表面)之间提供电气连接。衬底10界定穿透衬底10的开口(或间隙)10h。
mems11安置于衬底10上且跨越衬底10的开口10h。mems11经由粘合剂12(例如胶)附接到衬底10。mems具有背对衬底10的表面101的作用表面(也被称作作用侧)111，及与作用表面111相对(即，面朝向衬底10的表面101)的背表面(也被称作背侧)112。mems11界定至少部分地安置于开口10h上方的空腔11c。mems11包含构成空腔11c的顶壁或顶板的至少一部分的薄膜11m。mems11包含电连接件11p(例如衬垫)，电连接件11p在其作用表面111上，且经由接合线11w在衬底10的表面101上连接到导电衬垫10p。mems11经配置以从环境接收或检测至少一个物理信号(例如声音、压力、温度、湿度、气体等等)，且将接收到的物理信号转换成电信号(例如以供后续处理)。在一些实施例中，mems11可以是例如压力传感器、麦克风、气压计、温度计、湿度计、气体检测器等等。
支撑结构(例如障壁类结构10d及柱10s)安置于衬底10的表面101上。mems11安置于障壁类结构10d及柱10s上。在一些实施例中，mems11与障壁类结构10d及柱10s接触(且例如搁置于障壁类结构10d及柱10s上，或由其在结构上支撑)。在一些实施例中，可个别地实施障壁类结构10d或柱10s(例如可实施障壁类结构10d而不实施柱10s，或可实施柱10s而不实施障壁类结构10d)。障壁类结构10d是包围开口10h的至少一部分的升高结构。在一些实施例中，障壁类结构10d大体上完全包围开口10h。此可防止粘合剂12流入开口10h中。
障壁类结构10d可具有上面安置有mems11的大体上平坦的顶部表面(例如障壁类结构10d的顶部表面可为大体上平面的，且可与与所述顶部表面接触的mems11的底部表面具有相同定向)。此可有助于提供将在上面安置mems11的均匀表面，且可有助于确保mems11的所要定向。此外，在障壁类结构10d上安置mems11可有助于确保blt具有所要厚度(例如等于或大于50μm)。举例来说，如图1a中所展示，粘合剂12可大体上填充由mems11、衬底10及衬底障壁类结构10d界定的容积，且粘合剂12可因此构成安置于mems11下的粘合层，所述粘合层具有大体上等于障壁类结构10d的高度的高度且具有大体上平面的顶部表面。在一些实施例中，粘合剂12未必大体上填充由mems11、衬底10及衬底障壁类结构10d界定的容积。对应于粘合层的高度的blt可例如大体上介于障壁类结构10d的高度的约90％到约100％的范围内。
在一些实施例中，障壁类结构10d的硬度小于mems11的硬度。举例来说，障壁类结构10d的硬度为约3h(其例如以铅笔硬度呈现)。在一些实施例中，障壁类结构可包含聚合材料或感光材料，例如阻焊剂材料(例如阻焊剂)。障壁类结构10d可具有任何适合的形状。举例来说，障壁类结构10d可大体上是环形的，环包围开口10h。在其它实施例中，障壁类结构10d可具有包围开口10h的任何密闭形状(例如正方形)。在一些实施例中，障壁类结构10d不必完全包围开口10h。
柱10s安置于衬底10的表面101上，且比障壁类结构10d更远离开口10h而定位。在其它实施例中，至少一个柱10s比障壁类结构10d更接近开口10h而定位。柱10s可与障壁类结构10d具有大体上相同的高度，或可高度不同。柱10s不必全部高度相同。在一些实施例中，障壁类结构10d及柱10s安置于衬底10的大体上共面的部分上。在一些实施例中，障壁类结构10d及柱10s安置于衬底10的不共面的部分上。柱10s可提供对mems11的结构性支撑，及/或确保mems11安置于大体上均匀的表面上，及/或确保blt具有所要厚度(例如等于或大于50μm)。在一些实施例中，柱10s与障壁类结构10d由相同材料形成。替代地，柱10s与障壁类结构10d由不同材料形成。
在一些实施例中，障壁类结构10d及/或柱10s包含或由金属材料(例如金属凸块)形成。但是，因为金属的硬度相对高(例如铜的铅笔硬度为9h，其相当于或大于mems11的硬度)，所以mems11可能因金属凸块损坏或因其破裂。另外，应通过光刻、电镀、研磨等等操作形成金属凸块，以确保金属凸块中的每一个均具有等效高度，此将增加用于制造半导体装置封装的时间、复杂度及成本。根据图1a中所展示的一些实施例，障壁类结构10d及/或柱10s由聚合材料或感光材料(例如阻焊剂材料)形成。因为聚合材料或感光材料的硬度小于mems11的硬度，所以其可防止mems11呈障壁类或因障壁类结构10d及/或柱10s破裂。此外，可通过光刻工艺易于控制或设计障壁类结构10d及/或柱10s的位置、厚度及高度，此将降低用于制造半导体装置封装1的时间、复杂度及成本。
图1b说明根据本发明的一些实施例的半导体装置封装1的俯视图。如图1b中所展示，障壁类结构10d安置于衬底10上且包围开口10h。柱10s分别接近或邻近于mems11的每一拐角而定位。mems11安置于障壁类结构10d及柱10s上。
图1c由底视图说明根据本发明的一些实施例的mems11。柱10s在mems11的底侧上与mems11接触。空腔11c在mems11的底侧上打开，且可安置于衬底10的开口10h上方。在图1c中展示了mems11的加阴影区域11s，其指示所展示特定配置的一个可能的模具位移容限。加阴影区域11s并不延伸到空腔11c的最左半部，且并不延伸到空腔11c的最底半部。换句话说，至少一个柱10s定位于空腔11c的水平相对的侧上，正如另一柱10s，且定位于空腔11c的竖直相对的侧上，正如又一柱10s。在mems半导体封装1的制造期间，所描绘mems11可相对于柱10s位移，使得mems11的右上方拐角中展示的柱10s在加阴影区域11s中与mems11接触。在一些状况下，mems11相对于柱10s的位移可能并不合乎需要，所述位移引起所论述柱10s与加阴影区域11s外部的mems11接触。换句话说，在一些状况下，在加阴影区域11s中安置柱10s(最接近mems11的右上方拐角、在柱10s之外定位)可为优选的。
图2展示根据本发明的一些实施例的半导体装置封装2的显微镜图像。在一些实施例中，半导体装置封装2与图1a中的半导体装置封装1相同。替代地，半导体装置封装2不同于图1a中的半导体装置封装1。在图2中，mems11安置于分别定位于开口10h的相对侧上的柱10s上，且mems11不与障壁类结构10d接触。障壁类结构10d定位于衬底10的表面的部分101a上，部分101a低于表面中上面定位有柱10s的部分101b。柱10s延伸高于障壁类结构10d。障壁类结构10d可防止粘合剂12流入开口10h中。所描绘实施例中的mems11包含分别定位于开口10h的不同侧上的两个部分。两个部分由薄膜11m连接，薄膜11m跨越开口10h延伸。
图3a、3b、3c、3d、3e及3f说明根据本发明的一些实施例的制造如图1a中所展示的半导体装置封装1的方法。在一些实施例中，图3a、3b、3c、3d、3e及3f中展示的方法可用以制造其它半导体装置封装。
参考图3a，提供衬底10。衬底10可包含例如一或多个迹线、通孔10v及衬垫10p。形成开口10h以穿透衬底10。在一些实施例中，可通过例如钻孔、激光或蚀刻技术形成开口10h。
参考图3b，在衬底10的表面101上放置或形成(例如通过阻焊剂列印)阻焊剂层38。阻焊剂层38可覆盖衬底10的开口10h。在其它实施例中，阻焊剂层38包含安置于衬底10的开口10h的相对侧上的子部分，且阻焊剂层38不覆盖开口10h。
参考图3c，在阻焊剂层38上方安置光学掩模39。光学掩模39界定暴露阻焊剂层38的一或多个区域的间隔39h1、39h2。在一些实施例中，间隔39h1比间隙39h2更远离开口10h而定位。在其它实施例中，至少一个间隙39h1可比间隙39h2更接近开口10h而定位。间隙39h2完全包围开口10h。间隙39h2可具有任何适合的形状，例如环形或正方形。在其它实施例中，间隙39h2并不完全包围开口10h。在一些实施例中，间隔39h1的深度与间隙39h2的深度大体上相同。替代地，间隔39h1的深度可不同于间隙39h2的深度。光学掩模39接着暴露于例如紫外光(uv)辐射，因此固化阻焊剂层38中由光学掩模39暴露的部分。
参考图3d，去除光学掩模39，且去除阻焊剂层38的未固化部分，从而留下由阻焊剂层38的固化部分构成的柱10s及障壁类结构10d。
参考图3e，在柱10s上安置粘合剂12'，粘合剂12'可覆盖或密封柱10s。粘合剂12'并不安置于障壁类结构10d上。
参考图3f，在柱10s、障壁类结构10d及粘合剂12'上安置(且可按下)mems11，使得mems11与柱10s或障壁类结构10d彼此接触，且mems11因此接合到衬底10的表面101。可实施最终固化工艺来固化粘合剂12'以形成图1a中的半导体装置封装1。
图3a、3b、3c、3d、3e及3f中展示的方法可用以制造半导体装置封装，其中安置于衬底的开口上方的组件(例如安置于开口10h上方的mems11)可经由具有所要blt的粘合剂接合到衬底。此工艺中形成的柱10s可提供将在上面安置组件的坚固且均匀的表面。此外，障壁类结构10d可防止粘合剂12渗入或流入衬底10的开口10h中。因为柱10s及障壁类结构10d(由阻焊剂层38形成)的硬度小于mems11的硬度，所以其可防止mems11由障壁类结构10d及/或柱10s损坏或因其破裂。此外，可通过如图3c中所展示的光刻工艺易于控制或设计障壁类结构10d及/或柱10s的位置、厚度及高度，此将降低用于制造半导体装置封装的时间、复杂度及成本。
图4a、4b、4c、4d及4e说明根据本发明的一些实施例的制造半导体装置封装4的方法。
参考图4a，提供衬底40。衬底40可例如是pcb，例如纸基铜箔层合物、复合铜箔层合物、聚合物浸渍的基于玻璃纤维的铜箔层压物、或其中的两个或多于两个的组合。衬底40可包含互连结构，例如rdl或接地元件。
参考图4b，在衬底40上放置或形成(例如通过阻焊剂列印)阻焊剂层48。接着在阻焊剂层48上方安置光学掩模49。光学掩模49界定暴露阻焊剂层48的一或多个区域的间隔49h。光学掩模49接着暴露于例如uv辐射，从而因此固化阻焊剂层48中由光学掩模49暴露的部分。
参考图4c，去除光学掩模49，且去除阻焊剂层48的未固化部分，从而留下由阻焊剂层48的固化部分构成的柱40p。
参考图4e，在柱40p上安置粘合剂42，粘合剂42可覆盖或密封柱40p。
参考图4e，在柱40p及粘合剂42上安置(且可按下)电子组件41，使得电子组件41与柱40p彼此接触，且电子组件41因此接合到衬底40。可实施最终固化工艺来固化粘合剂42以形成半导体装置封装4。在一些实施例中，电子组件41可为或包含惯性测量单元(imu)、压力传感器、长距离光学传感器、气体传感器、及/或需要稳定且精确的blt控制的任何其它组件。
图5a、5b、5c及5d说明根据本发明的一些实施例的制造半导体装置封装5的方法。在一些实施例中，在图4c中的操作之后执行图5a中的操作。
参考图5a，在柱40p上安置粘合剂52，粘合剂52可覆盖或密封柱40p。在一些实施例中，柱40p形成于如图5d中所展示的衬底40上，图5d说明根据本发明的一些实施例的图5a中的结构的透视图。
参考图5b，在柱40p及粘合剂52上安置(且可按下)玻璃层55，使得玻璃层55与柱40p彼此接触，且玻璃层55因此接合到衬底40。可实施最终固化工艺以固化粘合剂52。在一些实施例中，玻璃层55包含经配置以接收光的第一表面55a及经配置以输出光的第二表面55b。玻璃层55进一步包含第三表面55c，第三表面55c由不透明材料涂布以防止光发射出第三表面55c之外。
参考图5c，将液晶注射或施加到由玻璃层55及粘合剂52界定的空间40h中。接着形成保护层56(例如模制化合物或底填充料)以覆盖液晶来形成半导体装置封装5。在一些实施例中，半导体装置封装5可以是或包含需要稳定且精确的blt控制的光检测及测距(lidar)。
图6说明根据本发明的一些实施例的图5中所展示的半导体装置封装5的透视图。
玻璃层55安置于衬底10上，且经由粘合剂52接合到衬底10。玻璃层55由柱支撑(柱由粘合剂52覆盖且在图6中未展示)。液晶(其由保护层56覆盖且在图6中未展示)安置于由玻璃层55及粘合剂52界定的空间中。玻璃层55包含经配置以接收光的第一表面55a及经配置以输出光的第二表面55b。玻璃层55进一步包含第一表面55a与第二表面55b之间的第三表面55c。玻璃层55的第三表面55c由不透明材料涂布以防止光发射出第三表面55c之外。
如本文所使用，术语“导电(conductive)”、“导电性(electricallyconductive)”及“导电率”指代输送电流的能力。导电性材料通常指示呈现对于电流流动的极小或零阻力的那些材料。导电率的一个量度是西门子每米(s/m)。通常，导电性材料是具有大于约104s/m(例如至少105s/m或至少106s/m)的导电率的一种材料。材料的导电率有时可随温度变化。除非另外规定，否则在室温下测量材料的导电率。
如本文中所使用，术语“大体上”、“大体”、“大约”及“约”用以描述且虑及小的变化。当与事件或情形结合使用时，所述术语可指代其中事件或情形明确发生的例子以及其中事件或情形极近似于发生的例子。举例来说，当结合数值使用时，术语可指代小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或者小于或等于±0.05％的变化范围。举例来说，如果两个数值之间的差小于或等于所述值的平均值的±10％(例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％)，那么可认为所述两个数值“大体上”相同。举例来说，“大体上”平行可指相对于0°来说小于或等于±10°的变化范围，例如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°，或小于或等于±0.05°的变化范围。举例来说，“大体上”垂直可指相对于90°来说小于或等于±10°的变化范围，例如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°，或小于或等于±0.05°的变化范围。
在一些实施例中，如果两个表面之间的位移较小，例如不大于1μm、不大于5μm或不大于10μm，那么可认为两个表面共面或大体上共面的。
另外，有时在本文中以范围格式呈现量、比率及其它数值。应理解，此类范围格式是出于便利及简洁起见，且应灵活地理解为不仅包含明确地指定为范围限制的数值，而且包含涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每一数值及子范围一般。
尽管已参考本发明的特定实施例描述且说明本发明，但这些描述及说明并不限制本发明。所属领域的技术人员应理解，在不脱离如由所附权利要求书界定的本发明的真实精神及范围的情况下，可作出各种改变且可取代等效物。说明可能未必按比例绘制。归因于制造工艺及容限，本发明中的艺术再现与实际装置之间可能存在区别。可能存在本发明的并未特定说明的其它实施例。应将本说明书及图式视为说明性而非限制性的。可做出修改，以使特定情形、材料、物质组成、方法或工艺适应于本发明的目标、精神及范围。所有此类修改意图在所附权利要求书的范围内。尽管已参考按具体次序执行的具体操作来描述本文中所公开的方法，但应理解，在不脱离本发明的教示的情况下，可组合、再细分或重新定序这些操作以形成等效方法。因此，除非本文中特定地指示，否则操作的次序及分组并非本发明的限制。