一种基于fpga的高速电液伺服阀控制器的制造方法
【专利摘要】一种基于FPGA的高速电液伺服阀控制器，包括用于供电的电源以及经过模数转换模块与FPGA相连的给定输入通道电路和反馈输入通道电路，FPGA连接晶体振荡器、触摸屏以及存储器；所述的FPGA经过数模转换模块连接伺服输出通道电路，伺服输出通道电路经过伺服阀连接各个执行器，各个执行器的动作反馈信号连接反馈输入通道电路。本实用新型以FPGA作为控制器核心处理器件，结构简单，操作方便，能够提高电液伺服阀的控制周期以及控制精度，尤其适用于目前石化、冶金、电力、机床等使用液压驱动较多的行业。
【专利说明】
一种基于FPGA的高速电液伺服阀控制器
技术领域
[0001]本实用新型涉及伺服阀控制领域，具体涉及一种基于FPGA的高速电液伺服阀控制器。
【背景技术】
[0002]电液伺服阀是电液伺服控制中的关键元件，目前电子化、数字化技术在电液伺服阀技术上的运用主要是在电液伺服阀模拟控制元器件上加入D/A转换装置来实现其数字控制。数字控制核心处理单元一般采用M⑶或CPU，为了提高控制周期，一些先进的控制器也已采用FPGA芯片来提高控制周期。专利CN104407639A提出了一种高频液压激振系统伺服控制方法及控制装置，它的控制周期最快为0.25ms，但其问题在于:该控制装置只是适用高频液压激振系统的伺服控制，不适用于目前石化、冶金、电力、机床等使用液压驱动较多的行业。
【实用新型内容】
[0003]本实用新型的目的在于针对上述现有技术中的问题，提供一种基于FPGA的高速电液伺服阀控制器，其结构简单，操作方便，能够提高电液伺服阀的控制周期以及控制精度，尤其适用于石化、冶金、电力、机床等大量采用电液伺服阀进行液压驱动的行业。
[0004]为了实现上述目的，本实用新型采用的技术方案为:包括用于供电的电源以及经过模数转换模块与FPGA相连的给定输入通道电路和反馈输入通道电路，FPGA连接晶体振荡器、触摸屏以及存储器;所述的FPGA经过数模转换模块连接伺服输出通道电路，伺服输出通道电路经过伺服阀连接各个执行器，各个执行器的动作反馈信号连接反馈输入通道电路。
[0005]所述的存储器为非易失性存储器。
[0006]所述的FPGA包括伺服控制模块，所述的伺服控制模块经数据配置模块分别连接触摸屏驱动模块以及存储器读写模块，所述的伺服控制模块经校准模块连接ADC/DAC驱动模块;所述的伺服控制模块、数据配置模块、触摸屏驱动模块、校准模块以及ADC/DAC驱动模块均连接用于产生工作时钟及全局复位信号的系统指示模块。
[0007]所述的存储器读写模块为非易失性存储器读写模块。
[0008]所述的FPGA与模数转换模块以及数模转换模块之间设有隔离电路。
[0009 ] 所述的FPGA采用时钟频率为I OOMHz的FPGA。
[0010]与现有技术相比，本实用新型具有如下的有益效果:由于FPGA的全并行执行的特点，能够将电液伺服阀控制过程在极短的时间内执行完毕，最基本的PID(比例、积分、微分)运算，能够比传统常规的CPU处理速度快I?2个数量级。本实用新型采用闭环调节方式，通过设置给定输入通道电路和反馈输入通道电路，反馈输入通道电路的信号取自各个执行器的动作反馈数据，在FPGA内进行给定与反馈的比较，如果出现差异，能够立即进行校正。本实用新型结构简单，操作方便，能够提高电液伺服阀的控制周期以及控制精度，尤其适用于目前石化、冶金、电力、机床等使用液压驱动较多的行业。
【附图说明】
[0011 ]图1本实用新型的整体结构框图；
[0012]图2本实用新型FPGA的逻辑模块框图；
[0013]附图中:1.给定输入通道电路;2.反馈输入通道电路;3.模数转换模块;4.隔离电路;5.FPGA; 5-1.伺服控制模块;5-2.数据配置模块;5-3.触摸屏驱动模块;5-4.存储器读写模块;5-5.校准模块;5-6.ADC/DAC驱动模块;5-7.系统指示模块;6.晶体振荡器;7.触摸屏；
8.存储器;9.数模转换模块;10.伺服输出通道电路;11.伺服阀；12.执行器。
【具体实施方式】
[0014]下面结合附图对本实用新型做进一步的详细说明。
[0015]参见图1，本实用新型在结构上包括用于供电的电源以及经过模数转换模块3与FPGA 5相连的给定输入通道电路I和反馈输入通道电路2，FPGA 5连接晶体振荡器6、触摸屏7以及存储器8，存储器8采用非易失性存储器。FPGA 5经过数模转换模块9连接伺服输出通道电路1，FPGA 5与模数转换模块3以及数模转换模块9之间设有隔离电路4。
[0016]伺服输出通道电路10经过伺服阀11连接各个执行器12，各个执行器12的动作反馈信号连接反馈输入通道电路2。
[0017]本实用新型的FPGA 5即可编程逻辑门阵列，作为控制器核心处理器件；电源电路为控制器上所有器件提供合适电源；晶体振荡器6为FPGA 5产生基础参考时钟;非易失性存储器能够保存FPGA 5的配置文件及相关配置参数;触摸屏7用来设置相关配置参数;给定输入通道电路I用于外部给定输入信号通道的防护以及信号调理;反馈输入通道电路2用于外部反馈输入信号通道的防护以及信号调理;伺服输出通道电路10用于伺服输出信号的通道的防护以及信号调理;模数转换模块3S卩ADC，用于模拟量到数字量的转换;数模转换模块9即DAC，用于数字量到模拟量的转换;隔离电路4用于FPGA 5与通道相关电路的电气隔离。
[0018]参见图2，本实用新型FPGA5的逻辑模块包括伺服控制模块5_1，伺服控制模块5_1经数据配置模块5-2分别连接触摸屏驱动模块5-3以及存储器读写模块5-4，伺服控制模块5-1经校准模块5-5连接ADC/DAC驱动模块5-6;伺服控制模块5_1、数据配置模块5_2、触摸屏驱动模块5-3、校准模块5-5以及ADC/DAC驱动模块5-6均连接用于产生工作时钟及全局复位信号的系统指示模块5-7。存储器读写模块5-4为非易失性存储器读写模块。
[0019]本实用新型系统指示模块5-7，即SYS_C0N，用来产生FPGA工作的时钟CLOCK和全局复位RESET;触摸屏驱动模块5-3，即HMI_DERIVER，用于实现FPGA 5与触摸屏7通信;数据配置模块5-2，即HMI_C0M，用于上电时通过从FLASH_DERIVER模块获取外部非易失性存储器中上一次掉电前的算法配置参数，正常运行时解析触摸屏通信数据包，将数据中的配置参数传给SERV0_ALG0RITHM和FLASH_DERIVER;存储器读写模块5-4，即FLASH_DERIVER，用于实现非易失性存储器的读写;ADC/DAC驱动模块5-6，即AD_DA_ADRIVER，用于提供FPGA 5与ADC、DAC的操作时序;校准模块5-5，S卩ADJUSTER，用于实现校准功能;伺服控制模块5_1，用于实现除校准外的所有控制功能。
[0020]本实用新型采用了电液伺服控制的常用方式，包括比例、积分、微分、前馈、一阶惯性、颤振等;为了防止比例、积分、微分计算溢出，本实用新型还包含了限制幅度的功能;通过数字量/工程量转换、工程量/数字量转换实现归一化处理；同时，本实用新型考虑到外部硬件可能会存在偏差，通过校准功能来消除这些偏差。本实用新型所有功能块都是独立可选的，具体选择哪些功能块，需要根据具体的现场环境来灵活配置。例如，如果外部给定输入通道不存在偏差，给定信号就旁路校准模块，直接传递到数字量/工程量转换功能块;再比如颤振功能块，这个功能主要是在部分老型号的电液伺服阀控制中会使用，对于新型电液伺服阀的控制，一般都不需要该功能，因此在这种情况下，可以将颤振功能块旁路。
[0021]本实用新型由于FPGA的全并行执行特点，能够将电液伺服阀控制过程在极短的时间内执行完毕。例如最基本的PID(比例、积分、微分)运算，在本实用新型运行中PID运算总共需要10个时钟，FPGA时钟采用10MHz(1ns)，因此整个PID运算的时间为100ns，这个速度比一般的CPU的处理速度要快I?2个数量级，极大地提高了控制周期。
【主权项】
1.一种基于FPGA的高速电液伺服阀控制器，其特征在于:包括用于供电的电源以及经过模数转换模块(3)与FPGA(5)相连的给定输入通道电路(I)和反馈输入通道电路(2)，FPGA(5)连接晶体振荡器(6)、触摸屏(7)以及存储器(8);所述的FPGA(5)经过数模转换模块(9)连接伺服输出通道电路(10)，伺服输出通道电路(10)经过伺服阀(11)连接各个执行器(12)，各个执行器(12)的动作反馈信号连接反馈输入通道电路(2)。2.根据权利要求1所述的基于FPGA的高速电液伺服阀控制器，其特征在于:所述的存储器(8)为非易失性存储器。3.根据权利要求1或2所述的基于FPGA的高速电液伺服阀控制器，其特征在于:所述的FPGA(5)包括伺服控制模块(5-1)，所述的伺服控制模块(5-1)经数据配置模块(5-2)分别连接触摸屏驱动模块(5-3)以及存储器读写模块(5-4)，所述的伺服控制模块(5-1)经校准模块(5-5)连接ADC/DAC驱动模块(5-6);所述的伺服控制模块(5-1)、数据配置模块(5-2)、触摸屏驱动模块(5-3)、校准模块(5-5)以及ADC/DAC驱动模块(5_6)均连接用于产生工作时钟及全局复位信号的系统指示模块(5-7)。4.根据权利要求3所述的基于FPGA的高速电液伺服阀控制器，其特征在于:所述的存储器读写模块(5-4)为非易失性存储器读写模块。5.根据权利要求1所述的基于FPGA的高速电液伺服阀控制器，其特征在于:所述的FPGA(5)与模数转换模块(3)以及数模转换模块(9)之间设有隔离电路(4)。6.根据权利要求1所述的基于FPGA的高速电液伺服阀控制器，其特征在于:所述的FPGA(5)采用时钟频率为I OOMHz的FPGA。
【文档编号】F15B21/02GK205559928SQ201620133872
【公开日】2016年9月7日
【申请日】2016年2月22日
【发明人】马茗, 方红亮, 罗永超, 边国团
【申请人】西安强源电气有限公司