专利名称：一种互补型差分峰值检测电路的制作方法
技术领域：
本实用新型涉及峰值检测电路技术，尤指一种芯片面积大大缩小而稳定性提高的互补型差分峰值检测电路。
如
图1所示，该电路至少包含以下模块比较器Comp1、Comp2，输出跟随器f1、f2，充电电流源Ich1、Ich2，放电电流源Idch1、Idch2，存储电容C1、C2，开关S1～S4以及分压电阻R1～R4；其中，VIN是输入信号，COM是引入的共模信号，VP、VN分别是检测出的上、下峰值输出。该电路具体的工作原理是这样的首先，输入信号VIN与f1的输出VP相比较，如果VIN大，则开关S1工作，充电电流源Ich1给电容C1充电，使f1的输出电压上升，直到与VIN相等；如果VIN小，则开关S3工作，放电电流源Idch1给电容C1放电，使f1的输出电压下降，直到与VIN相等。这样，f1的输出即会等于输入信号的峰值，完成峰值检测的过程。
上面所述为正峰值的检测过程，负峰值检测过程的原理完全类同，只是采用比较器Comp2，输出跟随器f2，充电电流源Ich2，放电电流源Idch2，存储电容C2，开关S2、S4以及分压电阻R1～R4来实现。电阻R1～R4用来完成对峰值电压的分压，产生用于数据恢复的判决电压，当R1＝R2＝R3＝R4时，判决电压为峰值的一半。
该峰值检测电路是一种较为成熟的电路形式，但其在电路实现上仍存在一定的缺陷，主要表现在以下几个方面1)电路的组成比较复杂，致使集成芯片的面积增大；2)需要引入共模电压COM，造成多余的走线；3)需要四个开关和四路电流源，必然会引入较多的偏置电路；4)由于峰峰值较小时，电容(C1、C2)两端的压差小，因而不能使用方块电容值较大的金属氧化物半导体(MOS)电容；5)由于比较器与跟随器相互独立，使电路中的元器件数目增加，而且，跟随器存在稳定性的问题。
由于在峰值检测电路中，需要将检测出的峰值保持在一定的幅度上，因此存储电容的值都比较大，通常要在40皮法以上。目前所采用的双层多晶电容(poly-poly)的方块电容值一般只有0.6ff/μm2，而金属氧化物半导体(MOS)管的方块电容值一般为2.5ff/μm2，很显然，采用MOS电容可以使芯片面积缩小到原来的1/4～1/3。其中，ff表示10-15法拉。又由于MOS电容的两端需要有较大的压差，才能使电容值稳定，所以，在新的电路设计中电容的一端不接共模电压COM，而直接接地，使存储电容在采样输入信号交流成份的同时，也采样了共模成份，如此，电容两端就有足够的压差，使电容值稳定，同时省去了共模电压信号。
为了能够跟踪并保持输入信号的峰值，充电电流Ich1、Ich2要比放电电流Idch1、Idch2大很多，一般在20倍以上，那么，可省去现有技术中的放电电流开关，使放电电流常通，而不影响峰值的检测。
原来电容的充电时间是由充电电流源Ich1、Ich2控制，为了能进一步缩小芯片面积且使控制更灵活，可在新的电路设计中用RC时间常数的形式取代充电电流源，改变MOS开关的尺寸即可改变时间常数，该方法比起用电流源充电更简便、灵活。
根据上述分析，本实用新型具体的技术方案是这样实现的一种互补型差分峰值检测电路，至少包括一对互补比较器、一对电平移位跟随器、一对金属氧化物半导体(MOS)存储电容、四个MOS开关、一对放电电流源、一对偏置电流源以及一个以上分压电阻；其中，第一互补比较器的输出连接第一MOS开关的源极，该MOS开关的栅极与电源相连，其漏极连接第一MOS存储电容的上极板；第一偏置电流源的输入端与电源相连，其输出连接第一电平移位跟随器的栅极，该跟随器的漏极接地，源极连接第一MOS存储电容的上极板，第一偏置电流源的输出同时连接第一、第二分压电阻，该两电阻串联；第一MOS存储电容下极板接地，第一放电电流源与第一MOS存储电容并联；第三MOS开关的源极连接第一信号端，其栅极接地，漏极连接第一MOS存储电容的上极板；第二互补比较器的输出连接第二MOS开关的源极，该MOS开关的栅极接地，其漏极连接第二MOS存储电容的上极板，该MOS存储电容的下极板接地；第二电平移位跟随器的源极连接第二MOS存储电容的上极板，其漏极连接电源，栅极连至第二偏置电流源的输入端，该偏置电流源的输出接地，第二偏置电流源的输入端同时连接第三、第四分压电阻，该两电阻串联；第二放电电流源的正、负两端分别与电源和第二MOS存储电容的上极板相连；第四MOS开关的源极连接第一信号端，其栅极接电源，漏极连接第二MOS存储电容的上极板；
第二、第四分压电阻的一端相连，第一、第二互补比较器的负输入端相连，并同时连接一输入信号，第一、第二互补比较器的正输入端分别连接第一、第二电平移位跟随器的栅极。
当输入信号电压大于等于当前上峰值电压时，第一MOS开关导通，第一MOS存储电容被充电，上极板电压升高，上峰值电压升高，直到等于输入信号电压；当输入信号电压小于当前上峰值电压时，第一MOS开关闭合，第一MOS存储电容被缓慢放电，上极板电压降低，上峰值电压降低，直至等于输入信号电压。
所述第一比较器和第二比较器为一对互补差分对管。所述的第一比较器为上峰值比较器，第二比较器为下峰值比较器。该第一比较器的输入差分对管为一对NMOS管，第二比较器的输入差分对管为一对PMOS管。所述的比较器为一级差分放大器，或二级放大器，或共源共栅放大器。
所述MOS开关为NMOS管开关，或PMOS管开关，或CMOS互补开关。所述的跟随器为一级或两级跟随叠加的跟随器。所述电流源为拉电流的镜像恒流源，或为拉电流的共源-共栅恒流源，或为灌电流的镜像恒流源，或为灌电流的共源-共栅恒流源。
所述MOS存储电容的充电或放电时间由与该电容相连的MOS开关漏源两端的电阻及MOS存储电容参数来决定。该MOS存储电容的充电方式可由恒流源控制。所述第一信号与第二信号为一对反相信号。
所述第一跟随器的源栅电压接近1伏特。所述第二跟随器的栅源电压接近1伏特。
所述输入信号的峰峰值电压大小与信号在传输过程中的衰减程度有关，衰减越大，输入信号的峰峰值越小。所述输入信号的峰峰值电压Vpp在200毫伏至1.5伏之间。
所述第二分压电阻与第四分压电阻相连端的电压为电路的共模电压。该共模电压为上峰值电压与下峰值电压之和的一半。该共模电压的电压值在1.5伏至2.5伏之间。
由上述方案可以看出，本实用新型的关键在于不用单独引入共模电压，而是利用上下峰值电压中输出的共模电压成分来增加电容两端的电压差，从而使该电路能够采用两端压差大但面积大大缩小的MOS电容。
因此，本实用新型所提供的互补型差分峰值检测电路具有以下的特点和优点1)由于不需要引入共模电压的输入，简化了电路的走线设计；另外，本实用新型所采用的MOS电容比现在采用的电容面积小3/4，且具有良好的可靠性，因此，本实用新型的电路在保证甚至提高可靠性的同时，减小了电路版图的设计工作量，降低了集成电路芯片的使用面积。
2)本实用新型对存储电容采用不同的充电方式，省去了恒流源电路中的偏置电路，以RC时间常数取代恒流源来决定充电时间，且所采用开关管的尺寸可以很小，进而减小芯片面积。
3)为了采用补偿技术来消除跟随器中反馈所造成的不稳定性，本实用新型使用电平移位跟随器，即源极跟随器，避免了负反馈造成的不稳定因素，保证了整个电路的可靠性。
4)本实用新型在电路设计上，省去了放电开关，并将比较器与跟随器合二为一，因此，减少了很多电气元器件的使用，从而进一步缩小了芯片面积，简化了电路设计的复杂度，降低了功耗，提高了整体电路的可靠性和稳定性。
图5为本实用新型中比较器另一实施例的电路原理示意图；图6为本实用新型中比较器又一实施例的电路原理示意图；图7为本实用新型中MOS开关一实施例的电路原理示意图；图8为本实用新型中跟随器一实施例的电路原理示意图；图9为本实用新型中电流源第一实施例的电路原理示意图；图10为本实用新型中电流源第二实施例的电路原理示意图；图11为本实用新型中电流源第三实施例的电路原理示意图；图12为本实用新型中电流源第四实施例的电路原理示意图。
如图2所示，本实用新型的峰值检测电路至少包括以下模块互补比较器Comp21、Comp22，MOS存储电容C21、C22，MOS开关S21、S22、S23、S24，放电电流源Idch21、Idch22，电平移位跟随器f21、f22，偏置电流源Ibias21、Ibias22，分压电阻R21～R24。图中，VIN是输入信号，VP、VN分别是检测出来的上、下峰值信号，SET、SETB为一对互为反相的信号，在初始化阶段控制开关S23、S24导通，给电容C21、C22设置初始电压，正常工作时开关S23、S24截止。
其中，互补比较器Comp21、存储电容C21、MOS开关S21和S23、放电电流源Idch21、电平移位跟随器f21以及偏置电流源Ibias21用于检测上峰值。互补比较器Comp21的输出连接MOS开关S21的源极，MOS开关S21的栅极与电源Vdd相连，MOS开关S21的漏极连接存储电容C21的上极板；偏置电流源Ibias21的输入端与电源Vdd相连，其输出端与电平移位跟随器f21的栅极相连，电平移位跟随器f21的漏极接地，电平移位跟随器f21的源极连接存储电容C21的上极板，偏置电流源Ibias21的输出同时连接分压电阻R21、R22，R21与R22串联；存储电容C21的下极板接地，放电电流源Idch21的正、负两端分别与存储电容C21的上、下极板相连；MOS开关S23的源极连接信号SET，MOS开关S23的栅极接地，MOS开关S23的漏极连接存储电容C21的上极板。
同样，互补比较器Comp22、存储电容C22、MOS开关S22和S24、放电电流源Idch22、电平移位跟随器f22以及偏置电流源Ibias22用于检测下峰值。互补比较器Comp22的输出连接MOS开关S22的源极，MOS开关S22的栅极接地，MOS开关S22的漏极连接存储电容C22的上极板，存储电容C22的下极板接地；电平移位跟随器f22的源极连接存储电容C22的上极板，其漏极连接电源Vdd，栅极连至偏置电流源Ibias22的输入端；偏置电流源Ibias22的输出接地，偏置电流源Ibias22的输入端同时连接分压电阻R23、R24，R23与R24串联；放电电流源Idch22的正、负两端分别与电源Vdd和存储电容C22的上极板相连；MOS开关S24的源极连接信号SETB，MOS开关S24的栅极接电源Vdd，MOS开关S24的漏极连接存储电容C22的上极板。分压电阻R22的另一端与R24的另一端相连，互补比较器Comp21与互补比较器Comp22的负输入端相连，并同时连接输入信号VIN，互补比较器Comp21的正输入端连接电平移位跟随器f21的栅极，互补比较器Comp22的正输入端连接电平移位跟随器f22的栅极。
为简单起见，以上峰值的检测过程为例来详细说明，下峰值的检测过程及原理与其完全类同。该电路具体的工作原理是这样的首先，输入信号VIN与上峰值信号VP在比较器Comp21中进行比较，当VIN≥VP时，开关S21导通，MOS电容C21被充电，上极板电压升高，使得VP的值升高，直到VP＝VIN，完成上峰值的检测。当VIN＜VP时，开关S21截止，MOS电容C21被放电，上极板电压降低，使VP的值降低，直至VP＝VIN，完成上峰值的检测。其中，充(放)电时间由开关S21的导通电阻Ron与电容C21决定，该导通电阻Ron是指开关S21导通时，呈现在其漏源两端的电阻，该电阻与电容C21一起决定充(放)电的时间常数RC。而放电电流源Idch21为常通状态，保证峰值有一定衰减，放电电流的数量级一般在1μA以下，可根据放电时间的要求确定具体数值。
上、下峰值检测完成后，经电阻R21～R24分压，产生共模电压COM，上半峰值等于Vpp/2+COM，下半峰值等于-Vpp/2+COM，其中，COM电压与输入信号VIN的共模电压相等。
设C21、C22上的电压分别为Vc21、Vc22，则有Vc21＝Vpp+COM-Vgsp(1)Vc22＝-Vpp+COM+Vgsn(2)其中，Vgsp与Vgsn分别为跟随器f21的源栅电压与跟随器f22的栅源电压。
实际上，COM是上下峰值的共模电压等于(VP+VN)/2，其算法是固定不变的，但其值的大小根据不同的电源电压有所不同，一般要求COM的值在1.5V～2.5V之间。Vpp为输入信号的峰峰值，随信号在传输过程中的衰减程度不同Vpp也不同，衰减越大，Vpp越小，Vpp一般在200mV～1.5V之间。Vgsp、Vgsn分别为跟随器f21、f22的栅-源电压，也就是两跟随器的移位电平值，Vgsp与Vgsn的大小一般在1V左右。
根据上述分析，当电源电压Vdd＝5V时，COM可选取2.5V左右，Vpp为0.1V～1V，Vgsp、Vgsn在1V左右，那么，从式(1)、式(2)不难得出，Vc21至少在1.5V以上，而Vc22至少在2V以上，这样的电压足以使MOS电容的电容值稳定，从而保证了使用MOS电容的可靠性与稳定性。
图3为采用本实用新型峰值检测电路的HspiceS仿真结果示意图，如图3中的左图所示，VIN为三阶高密度双极性码(HDB3)连零码输入信号，VP、VN分别为检测的上、下峰值信号，图中可很清楚地看到VP、VN从初始电压开始，逐渐跟踪VIN上、下峰值的过程。图3的右图为左图中画圈部分的局部放大图，可看到放大的电容充、放电过程。该仿真图证明本实用新型的电路完全可以达到检测信号峰值的功能。
图4为比较器的电路原理图，如图4所示，该对比较器Comp21、Comp22为一对互补的差分对管，与跟随器f21、f22一起构成一对上、下峰值跟随器。所谓互补是指该比较器的上峰值用NMOS输入对管，下峰值用PMOS输入对管。Comp21、Comp22的增益一般为40～50dB。
图4中，Comp21为上峰值比较器，MN1、MN2组成Comp21的输入差分对管，MP1、MP2为其恒流源负载，Ibias1为偏置电流源，INP1、INN1分别为Comp21的正、负输入端，VOUT1为输出端；Comp22为下峰值比较器，MP3、MP4组成Comp22的输入差分对管，MN3、MN4为其恒流源负载，Ibias2为偏置电流源，INP2、INN2分别为Comp22的正、负输入端，VOUT2为输出端。
本实用新型的比较器采用互补型差分对管的优越之处在于可避免输入电压超范围。由于上峰值电压大于共模电压，所以用NMOS管作为输入对管，以避免超出输入对管共模电压的输入范围；而下峰值电压小于共模电压，用PMOS管作为输入对管，以避免超出输入对管共模电压的输入范围。
本实用新型电路中的充电方式还可采用各种形式，比如用开关控制恒流源的方式充电，也就是说，给电容C21、C22充/放电的方式可以有不同的形式。另外，比较器还可采用二级放大器，如图5所示；或共源-共栅放大结构，如图6所示；或具有同等功效的其它电路结构。MOS管开关还可采用CMOS互补开关，如图7所示。跟随器可用两级跟随叠加结构，如图8所示。电流源可采用拉电流的镜像恒流源，如图9所示；或为拉电流的共源-共栅恒流源，如图10所示；或为灌电流的镜像恒流源，如图11所示；或为灌电流的共源-共栅恒流源，如图12所示；或具有同等功效的其它电路结构来实现。
以上所介绍的电路适用于电源电压为5V的E1、T1等接口电路芯片的设计，用于接收端的数据恢复电路。该电路也可应用于其它需要同样功能的电路芯片设计中，作为一个峰值检测单元，而且，在电路结构本身的设计上，可采用功效相同的不同形式。该电路大大减小了集成电路芯片的面积，在高集成度、低功耗方面有较大的优势，更适用于有同样功能需求的，而要求占用面积小的电路或装置。
总之，以上所述仅为本实用新型的较佳实施例而已，并非用于限定本实用新型的保护范围。
权利要求1.一种互补型差分峰值检测电路，其特征在于至少由一对互补比较器、一对电平移位跟随器、一对金属氧化物半导体(MOS)存储电容、四个MOS开关、一对放电电流源、一对偏置电流源以及一个以上分压电阻构成；其中，第一互补比较器的输出连接第一MOS开关的源极，该MOS开关的栅极与电源相连，其漏极连接第一MOS存储电容的上极板；第一偏置电流源的输入端与电源相连，其输出连接第一电平移位跟随器的栅极，该跟随器的漏极接地，源极连接第一MOS存储电容的上极板，第一偏置电流源的输出同时连接第一、第二分压电阻，该两电阻串联；第一MOS存储电容下极板接地，第一放电电流源与第一MOS存储电容并联；第三MOS开关的源极连接第一信号端，其栅极接地，漏极连接第一MOS存储电容的上极板；第二互补比较器的输出连接第二MOS开关的源极，该MOS开关的栅极接地，其漏极连接第二MOS存储电容的上极板，该MOS存储电容的下极板接地；第二电平移位跟随器的源极连接第二MOS存储电容的上极板，其漏极连接电源，栅极连至第二偏置电流源的输入端，该偏置电流源的输出接地，第二偏置电流源的输入端同时连接第三、第四分压电阻，该两电阻串联；第二放电电流源的正、负两端分别与电源和第二MOS存储电容的上极板相连；第四MOS开关的源极连接第二信号端，其栅极接电源，漏极连接第二MOS存储电容的上极板；第二、第四分压电阻的一端相连，第一、第二互补比较器的负输入端相连，并同时连接一输入信号，第一、第二互补比较器的正输入端分别连接第一、第二电平移位跟随器的栅极。
2.根据权利要求1所述的互补型差分峰值检测电路，其特征在于所述第一比较器和第二比较器为一对互补差分对管。
3.根据权利要求1所述的互补型差分峰值检测电路，其特征在于所述的第一比较器为上峰值比较器，第二比较器为下峰值比较器。
4.根据权利要求1或2所述的互补型差分峰值检测电路，其特征在于所述第一比较器的输入差分对管为一对NMOS管，所述第二比较器的输入差分对管为一对PMOS管。
5.根据权利要求1所述的互补型差分峰值检测电路，其特征在于所述的比较器为一级差分放大器，或为二级放大器，或为共源共栅放大器。
6.根据权利要求1所述的互补型差分峰值检测电路，其特征在于所述MOS开关为NMOS管开关，或为PMOS管开关，或为CMOS互补开关。
7.根据权利要求1所述的互补型差分峰值检测电路，其特征在于所述的跟随器为一级或两级跟随叠加的跟随器。
8.根据权利要求1所述的互补型差分峰值检测电路，其特征在于所述电流源为拉电流的镜像恒流源，或为拉电流的共源-共栅恒流源，或为灌电流的镜像恒流源，或为灌电流的共源-共栅恒流源。
9.根据权利要求1所述的互补型差分峰值检测电路，其特征在于所述第二分压电阻与第四分压电阻相连端的电压为电路的共模电压。
10.根据权利要求9所述的互补型差分峰值检测电路，其特征在于所述的共模电压为上峰值电压与下峰值电压之和的一半。
11.根据权利要求1所述的互补型差分峰值检测电路，其特征在于所述第一信号与第二信号为一对反相信号。
12.根据权利要求1所述的互补型差分峰值检测电路，其特征在于所述MOS存储电容的充电方式可由恒流源控制。
专利摘要一种互补型差分峰值检测电路,其至少由一对互补比较器、一对电平移位跟随器、一对金属氧化物半导体(MOS)存储电容、四个MOS开关、一对放电电流源、一对偏置电流源以及一个以上分压电阻构成;当输入信号电压VIN大于等于当前上峰值电压VP时,充电开关导通,MOS存储电容被充电,上极板电压升高,使得VP的值升高,直到VP=VIN,完成上峰值的检测;当输入信号电压VIN小于当前上峰值电压VP时,充电开关闭合,MOS存储电容被缓慢放电,上极板电压降低,使VP的值降低,直到VP=VIN,完成上峰值的检测,下峰值原理相同。本实用新型的电路不仅可以减少电路走线和元器件数目,缩小集成芯片面积,降低电路设计复杂度和功耗,同时可以提高整个电路的稳定性和可靠性。
文档编号G01R19/04GK2519284SQ0126747
公开日2002年10月30日 申请日期2001年10月11日 优先权日2001年10月11日
发明者裴晓东, 任刚, 程剑涛, 周命福 申请人:华为技术有限公司