专利名称：扫描测试方法
技术领域：
本发明总体上涉及制造期间的半导体集成电路的测试，更确切 地说，本发明涉及利用扫描测试技术对组合逻辑阵列进行的测试。
背景技术：
扫描测试技术基本上包括将测试图形(称为"矢量")载入器 件的封装引脚，以及根据器件的时钟速度来监测特定时间的输出响 应。使用一组测试矢量来确定测试中的器件的性能。这些矢量被设计 成使得器件的制造缺陷能被检测到。由于可以同时在晶片上形成的放置得更近的有源元件数量的增 力口，增大的集成密度已经大大地提高了集成电路器件制造的功能、性 能以及经济性。然而，必须通过在器件中传递足够数量的不同矢量来 确定没有制造缺陷，来确保器件可以在所有工作条件下正确运行。对于包括相对少的输入端并且相对少地依赖先前执行周期的相 对简单的电路来说，可以构建相对小而简单的测试程序来确保没有制 造缺陷。然而，随着集成电路器件功能的增强以及相应的输入端数量 的增加和对大量先前执行周期的依赖增强，要求的测试矢量的数量大 量地增加，需要的测试时间也随之相应地增加了。需要的测试时间可 能会变成阻碍。图1以简化的形式示出了扫描测试硬件的一个示例。受测试的器件包括组合逻辑io，其确定对输入参数的电路响应。逻辑单元10具有主要输入端12和主要输出端14，其余的则是不需 要经过扫描测试程序的电源线和时钟线。测试硬件包括移位寄存器20，移位寄存器20包括一连串扫描触 发器22，出于简化的目的图中仅仅示出4个触发器。这些触发器由 扫描时钟24进行时钟触发，扫描时钟24对从扫描输入端26至寄存器的测试矢量传递进行计时。移位寄存器主要地用作串并转换器，它 在扫描输入端26接收作为矢量的串行数据。每个触发器具有两个输入端，而传递至输出端的输入信号取决于扫描启动信号28。扫描启动信号使得逻辑单元10的一组输出信号能够传递通过这些触发器。因此，该电路将扫描矢量移位，随后扫描矢量被并行地施加至逻辑单元10。来自逻辑单元10的输出信号作为 并行矢量随后在扫描启动信号的控制下被提供至移位寄存器。一旦进 入移位寄存器，输出矢量就以串行的方式传递出移位寄存器至输出端 29。同时，可提供新的扫描矢量至移位寄存器。每个触发器均可实现成在输入端D具有多路复用器的D触发器。 多路复用器根据扫描启动信号控制两个输入端中的一个向触发器的 输入端D提供信号。图2示出了触发器设计，其包括触发器30和多 路复用器32。将串行输出与期望的输出相比较从而确定组合逻辑是否实现了 正确的电路功能。图3示出了图1所示的移位寄存器电路的工作时序。曲线40中的扫描代表了串行扫描矢量，扫描矢量的位用扫描时 钟42计时。在时间段44期间，扫描矢量被传递至移位寄存器。在时 间段46期间，扫描启动线被触发(曲线43)从而时间段46内的扫 描时钟脉冲使得来自逻辑单元的输出矢量接入移位寄存器。时间段 46可被认为是"俘获周期"，而组合逻辑单元在这个时钟周期内工 作在正常模式下从而可以测试逻辑单元对输入的响应。在时间段48 期间，来自逻辑单元的输出从寄存器中移位出去并且同时提供了一个 新的矢量。曲线50是扫描输出信号。在俘获周期46期间，如阴影部分52所示，并未采用对信号的 扫描(最后的移位值被保持，但是这并不重要)。存在对扫描测试周期运行速度的限制，并且这种限制就是扫描 时钟信号42的最大频率。例如，最大时钟信号频率可能大约等于 lOMHz。特别地，这种限制被这样的需要所确定，即确保逻辑己经响 应于矢量输入并且响应输出矢量被正确地传递入移位寄存器。US 6 591 388公开了这样的扫描测试系统，其中，通过并行地 提供多个移位寄存器链提高了把测试矢量传递入和传递出移位寄存 器装置的速度，并且利用作为多路复用器和信号分离器的更高速的附 加移位寄存器来控制移位寄存器链的输入和输出。发明内容根据本发明，提供了一种测试集成电路的方法，其包括 通过串行地将测试矢量位提供给以第一扫描时钟信号计时的移 位寄存器装置来向该移位寄存器装置提供测试矢量并且在以所述第 一时钟信号计时的所述移位寄存器装置的相邻部分之间传递所述测 试矢量位；将所述测试矢量从所述移位寄存器装置提供至集成电路的终端；在启动信号的控制下，将所述集成电路对所述测试矢量的输出 响应作为并行输出响应位提供至所述移位寄存器装置；在以第一时钟信号计时的移位寄存器装置的相邻部分之间传递 所述输出响应位，并且串行地输出来自以第一时钟信号计时的移位寄 存器装置的输出响应；以及分析输出响应以测试所述集成电路的功能，其中所述集成电路对所述测试矢量的所述输出响应是在慢于所 述第一时钟信号的第二时钟信号的进一步控制下提供的。该测试方法通过提高把测试矢量和结果移入和移出移位寄存器 的速度加速了处理，但是并不包括测试处理的稳定性。此外，该方法 不需要增加集成在电路基板上测试电路的复杂性。移位寄存器的部分优选地包括触发器。第一时钟信号和第二时钟信号可以包括具有时钟速率不同的至 少第一部分和第二部分的单个信号，第一部分和第二部分定义了所述 第一时钟信号和所述第二时钟信号。因此，实现测试处理所要求的控 制信号数没有增加，并且测试设备硬件不需要修改以在不同线路的多 个时钟信号之间进行选择。所述方法可进一步包括在第一时钟信号部分的末端和第二时钟 信号部分的起始之间提供设置周期，启动信号在设置周期期间具有过 渡。该措施允许到达移位寄存器锁存器的启动信号的起始发生延 迟。在设置周期期间，测试矢量被从移位寄存器装置提供至集成电路 的终端。这就意味着逻辑可以执行在此期间正被测试的功能。设置周 期的持续时间可以例如基本上对应于第二时钟信号部分的一个时钟 周期。所述方法进一步包括在第二时钟信号部分的末端和下一个第一 时钟信号部分的起始之间提供末端周期，启动信号在末端周期期间具 有过渡。该措施使得到达移位寄存器锁存器的启动信号的末端的延迟是 允许的。同样，在末端周期期间，测试矢量被从移位寄存器装置提供 至集成电路的终端，并且末端周期的持续时间能再次基本上对应于第 二时钟信号部分的一个时钟周期。本发明还提供了一种包括集成电路和测试设备的系统，所述集 成电路包括组合逻辑；和集成测试电路，其用于启动对所述组合逻辑的测试；所述集成 测试电路包括用于串行地接受作为测试矢量位的测试矢量的移位寄 存器装置，和处于所述移位寄存器装置的输入端和输出端与所述组合 逻辑的终端之间的连接；其中所述系统进一步包括用于生成第一扫描时钟信号的装置，所述第一扫描时钟信号用 于为所述测试矢量位在所述移位寄存器装置的相邻部分之间的传递 进行计时；用于生成启动信号的装置，所述启动信号用于控制由所述组合 逻辑对移位寄存器装置提供输出响应作为并行输出响应位；其中所述第一时钟信号还用于为输出响应位在所述移位寄存器 装置的相邻部分之间的传递以及输出响应从所述移位寄存器装置的输出进行计时；并且其中所述系统进一步包括用于生成慢于所述第一时钟信号 的第二时钟信号的装置，所述第二时钟信号用于控制集成电路对移位 寄存器装置提供输出响应。信号生成装置可以是测试设备的一部分。本发明还提供一种用于执行本发明方法的步骤的计算机程序。
现在将参考附图对本发明的示例予以详细描述，其中 图1示出了与集成电路集成在一起的己知的测试电路； 图2更加详细地示出了图l所示的电路的一个锁存器元件； 图3是用于说明图1所示的电路的已知操作的时序图； 图4是用于说明利用本发明方法来操作图1所示的电路的时序 图；和图5示出了包括集成电路和测试设备的本发明的系统。
具体实施方式
本发明涉及测试集成电路的方法，集成电路中使用了不同速度 的时钟信号来将测试矢量和结果移位至和移位出移位寄存器从而从 被测试的电路获取测试结果。这使得在考虑测试中的电路的传递延迟 的同时设计速度限制得到提高。本发明基于对影响诸如图1所示的电路之类的基于矢量的测试 电路工作的最大速度的多个因素的识别。在描述本发明之前先讨论这 些因素。主要存在四种对电路工作速度的限制。 (i )从测试矢量可以进入逻辑电路到结果数据可以通过移位 寄存器进行传递之间(图1中从Q通过逻辑单元10到DB的通路)所 需的时间延迟。不充分的延迟会造成在俘获周期46期间俘获错误数 据。将矢量数据移位至移位寄存器的最后周期期间的扫描时钟信号的上升沿定义了可以提供测试矢量至IC和测试中的IC处理测试矢量的开始时刻。这个时间在图3中以55示出。在俘获周期46期间的扫 描时钟的下一个上升沿确定了可用于被处理的测试矢量数据的时间 末端。该时序被示为56。这个时间周期(55至56)可短于触发器的 反馈通路(Q至DB)。这会发生在IC中存在高逻辑深度时或者为获 得高速测试而大幅縮短扫描时钟周期时。可使用建模工具提前确定所 需时间。(ii) 扫描启动信号的可能的延迟。 扫描启动信号通常是门控的并且在其到达触发器之前会经过大量缓冲器或者倒相器门(高扇出综合)。如果在设计中没有事先考虑 这种延迟的话，这种延迟可以大约是几个纳秒并会影响高速测试的频 率。(iii) 扫描输出和外部测试电路输入之间可能的延迟。扫描链 中最后的触发器的输出在其被提供至电路信号的输出之前通常会与 其它信号多路复合。实际上，在其到达输出引脚之前它会经过大量多 路复用器。这是必需的，因为输出引脚会共享多个测试模式并经过边 界扫描单元等等。该延迟也限制了移位输出操作的速度，并且限制了测试速度。(iv) 时钟信号的可能延迟。矢量测试要求所有的测试输入信 号在相同的时钟周期内在整个芯片上出现在正确的锁存器或触发器 上。为了满足这个要求，所谓的"时钟树"被用于同时地在整个芯片 上传递时钟信号。当然，从树上的不同分支接收时钟信号的芯片的不 同的分开的区域之间还存在一些相对于精确同步的差异。对于大的时 钟树，时钟延迟有可能是几个纳秒的数量级。当测试周期变得非常短 的时候，这个延迟会造成数据传递经过移位寄存器时发生错误的数据 俘获。特别地，第一个触发器会俘获应该在前一个时钟周期俘获的数 据。这些限制中的每种限制都会为测试电路提出一个可能的最大时 钟速度。这些限制中的哪一个占主导地位则取决于具体应用。本发明提高了沿着移位寄存器移位数据的速度。正确地实现的移位寄存器能在大大高于IC电路时钟速度的速度下工作。此外，该 移相总的来说是扫描测试的最大部分。典型地，最长的扫描链可具有1000个触发器，而这就意味着，对于测试数据俘获的每个周期，扫 描测试将移位1000个周期。本发明提供了不同的俘获周期频率和移位频率，从而测试数据俘获的速度相对较低而移位寄存器传递的速度 相对较高。图4示出了利用本发明方法来操作图1所示的电路的时序图。 其中使用了与图3相同的标号，并且绘制了同样的变量。俘获周期46还具有用于触发数据从逻辑单元10到移位寄存器 的传输的时钟脉冲。然而，该时钟脉冲宽于扫描时钟的其它脉冲，所 以扫描时钟实际上具有时钟速率不同的两个区域。一个区域可被认为 是锁存时钟信号部分而另一个区域可被认为是俘获周期时钟信号部 分。用于俘获周期操作的时钟信号的频率可利用静态时序分析 (STA)能力来确定，并且该时钟频率将达到对测试中的装置而言最大可能俘获频率。俘获周期46被分成三个部分60、 62、 64，并且中间部分62包括时钟脉冲。部分60在时钟脉冲部分62之前，其被用作较快的锁存扫描时 钟信号部分的末端和较慢的俘获周期时钟信号部分的起始之间的设 置周期。扫描启动信号在设置周期期间具有过渡，并且设置周期确保 了扫描启动线路上的任何延迟都不会影响测试工作。实际上，在最后 的锁存时钟脉冲和俘获周期时钟脉冲之间增加了一个额外的周期。在 该周期60期间，所有的时钟信号都被保持，并且仅仅扫描启动线路 (和初始输入)可以切换。锁存器输入被屏蔽，从而信号不是在当前 周期被测试仪测量到的，而是在下一个周期中被测量；并且锁存器输 入端上提供了逻辑对测试矢量的输出响应。设置周期的持续时间优选 地等于较慢的俘获周期时钟部分的一个时钟周期，如图4所示。部分64同样跟随部分62，并且其被用作较慢的俘获周期时钟信 号部分的末端和较快的锁存扫描时钟信号部分的起始之间的末端周期。扫描启动信号在末端周期64中具有另一个过渡。同样，在该周 期期间，所有的时钟信号都被保持，并且仅仅扫描启动线路(和初始 输入)可以切换。锁存器输入再次被屏蔽，并且锁存器输入端上提供 了逻辑对测试矢量的输出响应。设置周期的持续时间优选地等于较慢 的俘获周期时钟部分的一个时钟周期。设置周期和末端周期可以具有不同的持续时间，例如，基于较 快的锁存时钟信号部分的整数个时钟周期。用于较高速的锁存部分的时钟频率还可以通过静态时序分析(STA)确定，并且该频率将是移位寄存器的锁存器或触发器的最大 固有移位频率。该频率可达到几十MHz。为了补偿移位寄存器最后的锁存器或触发器与输出引脚之间的 延迟，可以采取的另一个措施就是将输出数据延迟到下一个移位周 期。这要求(软件算法)将希望的数值在扫描输出线路上移位至下一 个移位周期。这尤其适合于移位寄存器是以防时钟偏斜元件(anti-skew element)端接的情况。这是一种在扫描时钟下降沿被 时钟触发的触发器(或锁存器)。这也称为"锁定锁存器"，其在扫 描测试领域是一种用于确保在不同时钟树分支上的扫描移位寄存器 之间的时钟偏斜的已知技术。一些设计在其扫描寄存器末端使用这样 的元件以提供扫描输出信号的半个时钟周期延迟。如果扫描链以这样 的防时钟偏斜元件端接，那么扫描输出信号将在时钟的下降沿而不是 上升沿触发，这就导致了半个时钟周期的延迟。如果存在多个扫描链，那么不同的扫描链可以独立地操作。一 些扫描链可能需要使得其输出被移位一个时钟周期，而其它的扫描链 则不需要。本发明使得移位速度以二、三或者更大系数提高。实际结果显 示了，在100 MHz (10 ns的周期)以上，在移位寄存器中具有稳定 的结果是很难的。这就表示了测试时间以系数IO减少，而不改变组 合逻辑电路。本发明可简单地通过改变用于现有硬件的测试信号图形 来实现。还可以考虑与时钟树相关的延迟。同样，STA可用于确定时钟树的最大延迟。如果时钟延迟是这样的时钟脉冲在数据位中的相应扫 描结束以后到来(基于数据从扫描输入到达移位寄存器的最小延迟， 和最大时钟延迟)，那么数据中的扫描可被移位一个时钟周期。这可 以通过重排测试矢量数据来实现。本发明的方法可以在扫描图形格式化步骤中在软件测试工具中 实现。这些己经具有提供复杂波形的能力，诸如形如图4所示的扫描 时钟和波形扫描所需的那些波形。与现有的扫描技术相比，通过以100 MHz数量级(例如50 MHz至150MHz，或者60 MHz至120MHz) 的频率(传统上为10 MHz扫描移位)将锁存器数据移位，本发明可 以使得扫描测试时间以约为IO的系数被压縮。图5示出了本发明的系统，其包括集成电路70和测试设备72。 集成电路70具有要被检测的组合逻辑10以及移位寄存器形式的集成 测试电路20。外部测试硬件和软件72生成混合(两种速度的)扫描 时钟信号和启动信号。本发明还涉及被测试装置72用来实现上述方法的软件。 上述示例具有与扫描矢量输入和输出的矢量输出相连的相同的 移位寄存器。这就减少了测试能力所要求的额外的硬件，但是也可以 使用不同的移位寄存器。因此，移位寄存器装置可包括多个移位寄存 器。虽然仅仅示出了一种移位寄存器结构，但是其它特定结构也是 可以的。对本领域技术人员而言很明显可以进行多种其它修改。
权利要求
1.一种测试集成电路的方法，其包括通过串行地将测试矢量位提供给以第一扫描时钟信号(42)计时的所述移位寄存器装置(20)来向移位寄存器装置提供测试矢量，并且在以第一时钟信号(42)计时的所述移位寄存器装置的相邻部分之间传递所述测试矢量位；将所述测试矢量从所述移位寄存器装置提供至集成电路(10)的终端；在启动信号(43)的控制下，将所述集成电路对所述测试矢量的输出响应作为并行输出响应位提供至所述移位寄存器装置(20)；在以所述第一时钟信号(42)计时的所述移位寄存器装置的相邻部分之间传递所述输出响应位，并且串行地输出来自以所述第一时钟信号(42)计时的所述移位寄存器装置的输出响应；以及分析所述输出响应来测试所述集成电路的功能，其中所述集成电路对测试矢量的输出响应是在慢于所述第一时钟信号的第二时钟信号(56)的进一步控制下提供的。
2. 如权利要求l所述的方法，其中所述第一时钟信号(42)和 所述第二时钟信号(56)包括具有时钟速率不同的至少第一部分(44) 和第二部分(46)的单个信号，所述第一部分和所述第二部分定义了 所述第一时钟信号和所述第二时钟信号。
3. 如权利要求2所述的方法，其中所述方法进一步包括在所述 第一时钟信号部分(44)的末端和所述第二时钟信号部分(46)的起 始之间提供设置周期(60)，所述启动信号在所述设置周期期间具有 过渡。
4. 如权利要求3所述的方法，其中在所述设置周期(60)期间， 从所述移位寄存器装置将测试矢量提供至所述集成电路的终端。
5. 如权利要求3或4所述的方法，其中所述设置周期(60)的 持续时间基本上对应于所述第二时钟信号部分(46)的一个时钟周期。
6. 如权利要求2至5之一所述的方法，其中所述方法进一步包 括在所述第二时钟信号部分(46)的末端和下一个第一时钟信号部分(48)的起始之间提供末端周期(64)，所述启动信号在所述末端周 期期间具有过渡。
7. 如权利要求6所述的方法，其中在所述末端周期(64)期间， 所述测试矢量被从所述移位寄存器装置提供至所述集成电路的终端。
8. 如权利要求6或7所述的方法，其中所述末端周期(64)的 持续时间基本上对应于所述第二时钟信号部分(46)的一个时钟周期。
9. 一种计算机程序，其包括计算机程序代码方法，当所述程序 在计算机中运行时所述计算机程序代码方法执行权利要求1至8之一 的步骤。
10. 如权利要求9所述的计算机程序，其被包含在计算机可读 介质中。
11. 一种包括集成电路(10)和测试设备(72)的系统，所述 集成电路包括.-组合逻辑(10);和集成测试电路，其用于启动对所述组合逻辑的测试；所述集成 测试电路包括用于串行地接收作为测试矢量位的测试矢量的移位寄 存器装置(20)，和处于所述移位寄存器装置的输入端和输出端与所 述组合逻辑的终端之间的连接；其中所述系统进一步包括-用于生成第一扫描时钟信号(42)的装置，所述第一扫描时钟 信号用于对所述测试矢量位在所述移位寄存器装置的相邻部分之间 的传递进行计时；用于生成启动信号(43)的装置，所述启动信号用于控制由所 述组合逻辑对移位寄存器装置提供输出响应作为并行输出响应位；其中所述第一时钟信号(42)还用于对输出响应位在所述移位 寄存器装置的相邻部分之间的传递以及输出响应从所述移位寄存器 装置的输出进行计时；并且其中所述系统进一步包括用于生成慢于所述第一时钟信号 的第二时钟信号(56)的装置，所述第二时钟信号用于控制集成电路 对所述移位寄存器提供输出响应。
12. 如权利要求ll所述的系统，进一步包括用于分析所述输出 响应来测试集成电路功能的装置(72)。
13. 如权利要求11或12所述的系统，其中用于生成第一时钟 信号和第二时钟信号的装置包括用于生成具有不同时钟速率的第一 部分(44)和第二部分(46)的单个信号的装置，所述第一部分和第 二部分定义了第一时钟信号和第二时钟信号。
14. 如权利要求13所述的系统，其中所述用于生成单个信号的 装置进一步包括用于在所述第一时钟信号部分(44)的末端和所述第 二时钟信号部分(46)的起始之间提供设置周期(60)的装置。
15. 如权利要求14所述的系统，其中所述设置周期(60)的持 续时间基本上对应于所述第二时钟信号部分(46)的一个时钟周期。
16. 如权利要求13至15之一所述的系统，其中所述用于生成 单个信号的装置包括用于在所述第二时钟信号部分的末端和下一个 第一时钟信号部分(48)的起始之间提供末端周期(64)的装置，所述启动信号在所述末端周期期间具有过渡。
17.如权利要求16所述的系统，其中所述末端周期(64)的持续时间基本上对应于所述第二时钟信号部分(46)的一个时钟周期。
全文摘要
一种测试集成电路的方法，其包括通过串行地将测试矢量位提供给以第一扫描时钟信号(42)计时的移位寄存器装置(20)来为移位寄存器装置提供测试矢量。测试矢量位在以第一时钟(42)计时的移位寄存器装置的相邻部分之间传递，并且集成电路对测试矢量的响应输出被提供并分析。集成电路对测试矢量的输出响应是在慢于第一时钟信号的第二时钟信号(56)的控制下提供的。该测试方法通过提高测试矢量和结果进出移位寄存器的速度加速了处理，但是并不包括测试处理的稳定性。此外，该方法可以不会增加集成在电路基板上的测试电路的复杂性。
文档编号G01R31/3185GK101258417SQ200680032992
公开日2008年9月3日 申请日期2006年9月7日 优先权日2005年9月8日
发明者劳伦特·苏伊夫, 迪代·盖罗 申请人:Nxp股份有限公司