专利名称：电子元件的检测系统及其方法
技术领域：
本发明关于一种检测系统及其方法，尤其是一种检测待测元件的 接脚与组装电路板间是否正确连接的检测系统及其方法。
背景技术：
在组装电路板(Print Circuit Board Assembly, PCBA)的测试中， 在生产线前端测试时，相当重要的一个步骤即为检查印刷电路板 (Print Circuit Board)上的每一颗集成电路(Integrated Circuits, ICs) 或连接器(Connectors)等电子元件，是否稳固并正确地连接至印刷 电路板上，这样的测试可减少后端功能测试(Functional Test)时所发 生的不良，并有效检测出前端的制造缺陷(ManufactureDefects)。在 众多检测仪器中，非接触式的自动光学检测(Automatic Optical Inspection, AOI)己逐渐取代传统人工的检测。使用自动光学检测技 术，不但可减少人工检验的负担与人为疏失，更可提高检测速度，但 其无法检测被元件主体所遮蔽的脚位连接是否正确，如锡球栅阵列封 装(Ball Grid Array, BGA)其脚位即被元件主体所遮蔽，虽然自动 X射线检测(Automatic X-Ray Inspection, AXI)可弥补上述技术的 缺点，但其投入的开发成本较高。在线测试机(In-CircuitTester, ICT) 需针对不同的待测物(Device Under Test, DUT)另外制作不同的治 具(Fixture),治具上的探针(Probe)可对组装电路板上面的集成电 路进行供电测试，除了可实现全面性的检测，测试速度快及故障定位 准确也是其优点，而测试涵盖率(Test Coverage Rate)也比自动光学 检测及自动X射线检测技术高。一般在线测试机采用所谓的制造缺陷分析仪(Manufacture Defect Analyzer, MDA)以自动并快速地找出分布在印刷电路板上的电子元
件因前端制造造成的元件损毁、元件短路、元件空焊、元件错件等制 造错误，但该制造缺陷分析仪只针对模拟元件的测试方式占有优势，对于数字电路的测试，可结合边界扫描(Boundary-Scan)测试，以 达到较完整的测试。边界扫描测试即所谓的JTAG测试或称为IEEE 1149.1，该技术 由联合测试行动小组(Join Test Action Group, JTAG)于1988年向 IEEE委员会提出，于19卯年完成标准测试存取端口及边界扫描架构 (IEEE std.l 149.1-1900 Standard Test Access Port and Boundary-Scan Architecture)的规格。传统上，对于组装电路板制造不良所采取的测 试方式为利用治具上的探针与待测物上的测试点接触，再由在线测试 机产生信号，经测试点至各待测零件执行测试操作。然而随着组装电 路板的复杂度增加，如CPU、 ASIC、 CHIPSET等脚位增加、间距縮 小，以及产品日益要求轻薄短小，使得待测物上可预留的测试点越来 越少，以致降低可测率，而边界扫描测试即为针对该问题所发展的对 策之一，现在许多集成电路都内建边界扫描电路，以使其易于测试。 该检测方法依序扫描集成电路元件的全部输入及输出接脚，获取输入 及输出接脚的测试数据，由此测试元件内部的功能，或检测集成电路 与印刷电路板间的连接是否正确。请参阅图1，集成电路A 10与集 成电路B 20分别具备边界扫描功能电路，内含四个基本硬件元件， 分别为测试存取端口 (Test Access Port, TAP) 30、测试存取端口控 制器(TAP Controller) 40、指令寄存器(Instruction Register, IR)、 数据寄存器(Data Register, DR)，其中测试存取端口、测试存取端 口控制器、指令寄存器及部分数据寄存器在边界扫描规格中是必要的 硬件元件，而数据寄存器中只有边界扫描寄存器(Boundary-Scan Register) 50及旁路寄存器(Bypass Register)是必要的寄存器，其余 寄存器则非必要使用。除了内部核心电路之外，在集成电路接脚与核 心电路之间配置了边界扫描电路胞(Boundary Scan Cell, BSC) 55， 这些电路胞相当于探针内建于集成电路中，电路胞连接成串即为边界 扫描寄存器，在测试存取端口中我们可以使用至少四支边界扫描脚 位，分别为测试数据输出(Test data ouput， TDO)、测试数据输入(Testdata input， TDI)、测试时钟(Test clock, TCK)、测试模式选择(Test mode select, TMS)，通过集成电路所内建的测试存取端口控制器进 行控制及传送测试数据，第五支脚位是测试重置(Test Reset, TRST)， 并非必要使用。我们可利用集成电路A的测试数据输入脚位以串行 (serial)输入方式将测试的数据移位(shift)至边界扫描电路胞，电 路胞之间可借由移位传递测试数据，由集成电路A的测试数据输出 脚位，以串行输出方式将测试数据传递至集成电路B的测试数据输 入脚位，集成电路B的电路胞将测试数据移位后，最后可在集成电 路B的测试数据输出脚位观察测试数据经移位后的结果，如此即完 成一扫描链(Scan chain)。集成电路A与集成电路B于印刷电路板 60的连接测试以及互连测试，可于集成电路A在测试数据移位至输 出接脚的电路胞时，以并行输出(parallel)方式将电路胞所暂存的测 试数据通过输出接脚传递至印刷电路板的导线，并通过导线将测试数 据传递至集成电路B的输入接脚，此时集成电路B的电路胞可以并 行输入的方式获取输入接脚上的测试数据至电路胞，经移位后可由输 出脚位比对观察之前经由集成电路A的输入脚位所给予的测试数据， 若测试数据与原来所给予的相同，即可表示集成电路A与集成电路B 之间的连接正常，以及集成电路A与集成电路B的部分脚位与印刷 电路板连接正常，反之，可计算测试数据的移位次数来判断集成电路 A与集成电路B的某脚位连接异常，对于单一集成电路的边界扫描测 试也可以串行及并行交互使用的方式来完成测试目的。边界扫描测试技术可进行测试集成电路内部的功能或测试被安 装在印刷电路板的连接是否正确，以该技术进行测试时，需通过具有 边界扫描功能的集成电路进行传递测试信号，因此该集成电路以能支 持该测试技术为前提，边界扫描测试技术主要是为了解决集成电路因 制造导致不易测试的问题而设计的一种测试方法。除了可减少治具的 探针数量外，对于微小的接脚也可轻易地达成测试目的。对于集成电路或连接器与印刷电路板间连接的测试，电容耦合检 测法(Capacitive Coupling Test)则是一个相当便利、可靠、非向量 (Vector-less)模式且非破坏性接触的测试法。该检测方法利用集成
电路的连接导线(Lead frame)与外加感应电极片(Sensor Plate)间 所形成的等效感应电容，使集成电路的连接导线与外加感应电极片间 存在微弱的连接关系，耦合后信号的大小则供我们判断该电子元件的 连接状况。施加交流小信号至集成电路的测试接脚，若集成电路或连 接器与印刷电路板间的连接正常，则该交流小信号会经由该接口产生 的感应电容耦合至感应电极片，而得到一参考电位A，反之若集成电 路与印刷电路板间的连接异常，则该接口的感应电容值降低，信号不 易耦合至感应电极片，此时也可得一参考电位B。借由该交流小信号 的量大小变化即可判断集成电路是否正常连接至印刷电路板，而该技 术由美商安捷伦(Agilent Technologies)于1993年提出专利(专利号 US5254953),并广泛应用于代工厂的生产线中。随着半导体制造的进步，集成电路的封装朝高密度、小体积的趋 势演进，如锡球栅阵列封装，使得待测点的预留更加困难。集成电路 封装技术的演进对印刷电路板来说，所代表的意义就是线路密度的快 速提升与板面空间的急速压縮，因此印刷电路板的制造发展出高密度 内部连接(High Density Interconnect, HDI)技术，具有体积小、速度快、频率高的优势，是个人计算机、可携式计算机、手机及个人数 字助理的主要零组件。该印刷电路板制造技术使得集成电路之间及连 接器于印刷电路板的内层连接，也因此在外层预留待测点的测试方法 失效，使得探针在外层无法将交流小信号送至集成电路的测试接脚， 因此通过印刷电路板内层连接至该集成电路的连接器如PCI-E、 DDR2/3、 CPU Socket等连接器都将接受检测困难的一大挑战。虽然，也有其它厂商成功地在高密度印刷电路板的表面进行执针 的操作以从事测试，然而，这种方式仍无法用于在信号由印刷电路板 内层线路传输至待测元件的连接方式下进行测试。因此，有必要解决上述公知技术所具有的缺点，改善传递测试信 号发生障碍的问题，以便能够提高检测的涵盖率，降低测试盲点，并 突破未来所面临的检测瓶颈。
发明内容
本发明提供一种检测系统及其检测方法，以有效检测出待测元件 的接脚是否正确地连接于组装电路板。本发明的检测系统包括测试信号源、信号感应单元、信号处理单 元、分析单元以及具有边界扫描功能的集成电路，其用来检测出待测 元件的接脚是否确切地连接于组装电路板。本发明的另一目的为提供一种待测元件的检测方法，其中该待测 元件与组装电路板电性接触，且该组装电路板的信号线经由内层传 输。该方法包括输出测试信号至该待测元件，其中该测试信号经过 具有边界扫描功能的集成电路传送；检测感应信号；放大该感应信号； 以及转换为频谱，并判断该待测元件的接脚是否正确连接。本发明的检测装置与检测方法可以提供对与印刷电路板的信号 线经由内层传输并进行电性接触的待测元件的检测，特别是可以解决 未来印刷电路板向HDI技术发展而导致测试不易的问题，结合边界 扫描测试技术与信号感应单元，使得测试信号可通过具有边界扫描测 试功能的集成电路直接经组装电路板的连线传递至待测元件接脚，由 待测元件上方的信号感应单元感应测试信号，在待测元件所连接组装 电路板的表面完全无法进行执针或是线路密度太高的情况下仍可以 从事测试。
图1示出公知的具备边界扫描功能的集成电路的示意图。图2示出根据本发明一个实施例使用具备边界扫描功能集成电 路的检测系统的示意图。图3示出根据本发明一个实施例使用具备边界扫描功能集成电 路的检测方法的流程图。图4a、 4b及4c示出根据本发明一个实施例进行频谱分析比对的 示意图。[主要元件符号说明] 10、 20:集成电路30:测试存取端口40:测试存取端口控制器50:边界扫描寄存器55:边界扫描电路胞60:印刷电路板200:检测系统210:测试信号源230:信号感应单元250:信号处理单元260:放大器262:滤波器264:过度采样装置270:分析单元290:具边界扫描功能之集成电路310:待测元件320:组装电路板340:通道选择装置具体实施方式
本发明提供一种检测系统及其检测方法，以有效检测出待测元件 (例如集成电路)的接脚是否确切地连接于组装电路板。请参阅图2，为本发明检测系统200的方框示意图。在该实施例 中，该检测系统200包括测试信号源210、信号感应单元230、信号 处理单元250、分析单元270以及具有边界扫描功能的集成电路290。 该检测系统200用来检测出待测元件310 (例如集成电路)的接脚是 否确切地连接于一组装电路板320。在一个实施例中，其中由该测试信号源210通过一通道选择装置 340输出一测试信号至该具有边界扫描功能的集成电路290，该测试 信号的频率范围可以是预期测试信号源的基频，若预期产生测试信号 的频率为lOKHz的谐波(harmonic),其测试信号基频可为3.3 KHz，
该测试信号的电气规格须符合该具有边界扫描功能的集成电路以避 免该集成电路烧毁，测试信号的振幅规格由信号源控制器经由振幅调整器调整测试信号的振幅后再行输出，而通道选择装置340选择合适 的通道传输信号，具有边界扫描功能的集成电路290将测试信号通过 该组装电路板320传递至该待测元件310，该信号感应单元230检测 对应该测试信号的感应信号。在一个实施例中，具有边界扫描功能的 集成电路290是Intel公司的北桥芯片，而该待测元件310并不具有 边界扫描功能，其可以是连接器或是其它集成电路，如PCI express 图形卡的连接器或是DDR2/3等DRAM的连接器。当然，在其它的 实施例中，也可以是其它型态的具有边界扫描功能的集成电路290或 其它待测元件。在一个实施例中，该组装电路板320是高密度(HDI) 的四层印刷电路板且其信号线(signal lines)经由印刷电路板的内层 连线(如图示)。当然，在其它的实施例中，组装电路板320也可以 是其它型态的高密度(HDI)印刷电路板，如六层板或者甚至是八层 板。
在一个实施例中，该信号感应单元230包含一 TestJet探针及多 工卡，将感应信号送至信号处理单元250。在一个实施例中，该信号处理单元250设有模拟信号放大器260 及滤波器262，以处理从信号感应单元230送来的感应信号并滤除其 中的噪声。信号处理单元250也可设有一过度采样装置264，用以将 感应信号进行过度采样数字化以转为频谱数据，以便分析单元的后续 分析处理。
为判断感应信号是否为正确信号，该分析单元270 (如频谱分析 仪)将对该数字化感应信号进行分析，判断其是否符合一参考值或参 考范围，进而判断接脚电性连接是否正确。并且可以再送至计算机进 行分析处理，且可将结果储存起来以利于后续统计等进一步使用。 请参阅图3，为利用本发明检测系统进行检测的流程的示意图。 步骤400为开始对设置妥当的检测系统进行检测。 步骤410为调整测试信号的振幅及/或频率，以在步骤420中得 到合适的输出信号。
接着，步骤430至470分别为检测感应信号、放大感应信号、滤 除噪声、过度采样以及滤除数字信号中的噪声。然后，步骤500会将所量测到的感应信号再转换为频谱信号。最后，步骤520分析目标数据，并判断是否接脚正确连接。即完 成待测元件310的第一接脚的检测。在一个实施例中，步骤520利用如图4a 4c的结果来判断。若是 如图4a所示目标数据信号落在事先决定的转换值大小范围内，则会 判断该信号为正常信号；若是如图4b或4c所示一般目标数据信号落 在事先决定的转换值大小范围外，则会判断该信号为异常信号。之后，重复步骤400 520的操作，直到待测元件310的每一支接 脚都完成检测为止。本发明的检测装置与检测方法可解决未来组装电路板朝HDI技 术发展而导致测试不易的问题，结合边界扫描测试技术与信号感应单 元，使得测试信号可通过具有边界扫描测试功能的集成电路直接经组 装电路板的连线传递至待测元件接脚，由待测元件上方的信号感应单 元感应测试信号，特别地，在待测元件所连接组装电路板的表面完全 无法进行执针或是线路密度太高的情况下仍可以从事测试。虽然本发明已以较佳实施例公开如上，然而其并非用以限定本发 明，任何本领域技术人员在不脱离本发明的精神和范围的情况下，可 以做出多种更动与润饰，因此本发明的保护范围应当视所附的权利要 求书的范围限定为准。
权利要求
1. 一种电子元件的检测系统，包括测试信号源；具有边界扫描功能的集成电路，接收测试信号；待测元件，以接收所述具有边界扫描功能的集成电路所传送的所述测试信号，其中该待测元件与组装电路板电性接触，且该组装电路板的信号线经由内层传输；以及分析单元，以判断所述待测元件的接脚与所述组装电路板构装间是否正确连接。
2. 如权利要求1所述的检测系统，还包括信号感应单元，以感应从所述待测元件所测得到的信号；以及信号处理单元，以处理从所述信号感应单元送来的感应信号。
3. 如权利要求2所述的检测系统，其中所述信号感应单元感应 一电容值。
4. 如权利要求1所述的检测系统，其中所述待测元件是连接器 或集成电路。
5. 如权利要求4所述的检测系统，其中所述连接器是动态随机 存取存储器模块的连接器。
6. 如权利要求4所述的检测系统，其中所述连接器是图形卡的 连接器。
7. —种电子元件的检测方法，其中该待测元件与组装电路板电 性接触，且该组装电路板的信号线经由内层传输，包括输出测试信号至所述待测元件，其中该测试信号经过具有边界扫 描功能的集成电路传送； 检测感应信号； 放大该感应信号；以及将该感应信号转换为频谱，并判断所述待测元件的接脚是否正确 连接。
8. 如权利要求7所述的方法，还包括在放大所述感应信号之后 的滤除噪声的步骤。
9. 如权利要求8所述的方法，还包括在滤除噪声之后的过度采 样的步骤。
10. 如权利要求9所述的方法，还包括在过度采样之后的滤除数 字信号中噪声的步骤。
11. 如权利要求7所述的方法，其中所述感应信号是电容值。
12. 如权利要求7所述的方法，其中所述待测元件是连接器或集 成电路。
13. 如权利要求12所述的方法，其中所述连接器是动态随机存 取存储器模块的连接器。
14. 如权利要求12所述的方法，其中所述连接器是图形卡的连 接器。
15. 如权利要求7所述的方法，其中所述待测元件并不具有边界 扫描功能。
全文摘要
本发明公开一种用来判断电子元件的接脚是否适当地耦接于组装电路板的检测系统与方法。该检测系统包括测试信号源、信号感应单元、信号处理单元、分析单元以及具有边界扫描功能的集成电路，其用来检测出待测元件(例如集成电路)的接脚是否确切地连接于组装电路板。
文档编号G01R31/04GK101398465SQ200710162948
公开日2009年4月1日 申请日期2007年9月28日 优先权日2007年9月28日
发明者蔡苏威, 陈家铭 申请人:德律科技股份有限公司