专利名称：一种可配置复用数字内插和数字滤波功能的数字示波器的制作方法
技术领域：
本发明涉及一种数字示波器，尤其涉及一种可配置复用数字内插和数字滤波功能 的数字示波器，属于电磁测量仪器技术领域。
背景技术：
数字示波器是由数据采集单元、A/D转换器、扫描振荡器等组成的新型示波器，在 科研、生产中发挥着十分重要的作用。数字示波器除了具有常规的波形采样功能之外，通常 还应具有波形分析和显示功能。因此，在数字示波器的小时基档位下通过数字内插技术实 现波形重构是十分有用的。数字内插是一种在实际波形采样点之间生成插值点的技术，它是数字示波器的一 项重要功能。当前，在数字信号处理中比较流行的内插方法包括线性内插方式和Sine内插 方式。其中线性内插方式是在采样点之间线性插入插值点。图1所示的是一个2倍线性内 插运算，即在2个采样点中间插入1个插值点的例子。从该图可以看出插值点处于两个采 样点之间的连线上，所以即使有再多的插值点也只会出现在连线上。这样对于信号重构而 言是存在很大误差的。经过理论分析，只有在示波器采样率与输入信号最高频率成分之比 高于10 1时，线性内插才能很好地重构波形，否则随着比率越低偏差越大。目前，更为准 确的Sine内插方式被越来越广泛地运用到波形重构运算中来。根据数字信号处理理论分 析，当输入波形信号的最高频率成分的2倍小于采样频率时，通过Sine内插公式可以准确 还原出原始波形信号，相关计算如公式(1)所示
+CCy(t) 二 Σ AnT)Kt 一 ηΤ)
( 1 )由公式⑴可以看出，内插之后的输出波形为采样输入波形X(IiT)与Sine内插函 数h(t-nT)的乘累加计算结果，实际上相当于将采样输入波形经过滤波过程完成的插值处 理，而插值运算过程完全由Sine内插函数h(t-nT)的系数决定。公式O)为Sine内插函 数表达式，图2为Sine内插函数波形图。
sin—(t-nT)Kt-nT) = —^·-
-(t-nT)
ΤΚ(2)目前，市场上主流的数字示波器的内插运算基本都采用还原波形能力更加出色的 Sine内插方式，例如泰克、安捷伦、力科等厂商均默认采用Sine内插方式。在数字示波器 中，有关内插运算是在FPGA内部通过乘累加结构加以实现的。这种内插运算显然会占用不 少的硬件资源。另一方面，滤波运算同样是一种用于波形分析的重要手段。在数字示波器显示波 形时，打开滤波功能可以帮助用户滤除无用信号，只显示有用的波形信号。上述公式(1)在理论上也是数字滤波处理公式，考虑到数字内插与数字滤波在理 论上的一致性(两者只是在滤波系数上存在不同)，因此可以考虑在数字滤波器中将数字内插与数字滤波一并进行处理。虽然在数字示波器中加入数字滤波功能可以实时帮助用户 分析采样波形。但是实现数字滤波功能所耗费的计算资源相当可观，如果再加上数字内插 所耗费的计算资源，对于普通的数字滤波器来说将是一笔很大的硬件开销。虽然泰克、安捷伦的数字示波器均提供了可在计算机上用于数字滤波运算的扩展 计算软件，但在现场测试中随身携带计算机其实并不是一件很方便的事情。目前，大多数数 字示波器都不能同时提供数字内插和数字滤波功能。个别的数字示波器虽然能够同时提供 数字内插和数字滤波功能，但都是通过DSP进行分别计算的，其运算开销十分可观。尤其是 当DSP同时还负责数字示波器的其他控制、运算任务时，进行数字滤波运算时所占用的DSP 资源将会导致整个示波器的运行速度下降。
发明内容
鉴于现有示波器所存在的不足，本发明所要解决的技术问题在于提供一种可配置 复用数字内插和数字滤波功能的数字示波器。该数字示波器利用内置的FPGA实现上述的 功能。为实现上述的发明目的，本发明采用下述的技术方案一种可配置复用数字内插和数字滤波功能的数字示波器，包括控制处理模块，其 特征在于所述数字示波器中还包括由FPGA实现的数字内插滤波模块，所述数字内插滤波 模块包括顺序连接的数据存储单元、数据延迟链单元和数据计算单元，所述数据计算单元 中包括乘累加计算单元和后续计算单元；所述控制处理模块输出内插/滤波选通信号，所述数字内插滤波模块根据所述内 插/滤波选通信号确定当前操作模式，接收输入数据并存储，将已存储的输入数据及滤波 系数送入所述数据延迟链单元进行延迟处理，经过延迟处理之后的数据及滤波系数送入所 述乘累加计算单元进行计算，计算结果继续送入所述后续运算单元中；所述后续计算单元根据当前操作模式决定是否需要进行累加计算，当操作模式为 数字内插运算时直接将所述计算结果作为插值结果输出，当操作模式为数字滤波运算时先 进行累加计算再输出数字滤波运算结果。所述乘累加计算单元由多个采用瀑布式级联架构的乘累加器构成。所述数据存储单元包括内存控制单元和存储区两部分，所述存储区分为输入数据 存储单元和滤波器系数单元；所述输入数据存储在所述输入数据存储单元，所述滤波系数存储在所述滤波器系 数单元。所述滤波器系数单元使用FPGA内部的硬件RAM资源搭建，为每组11个、共16组 的矩阵结构。当操作模式为数字内插运算时，所述滤波器系数单元的前5组用来存储内插系 数；当操作模式为数字滤波运算时，所述滤波器系数单元的前7组用来存储滤波系数，后面 的9组存储区用来扩展。当操作模式为数字内插运算时，所述输入数据存储单元中的新数据每隔5个时钟 周期输入1个，在此期间由11个数据组成的并行输出保持不变，在新数据输入时，之前的11个数据会同时向下移动1个位置。当操作模式为数字滤波运算时，所述输入数据存储单元中的输入数据按照时序关 系持续写入存储区，写入存储区的数据在每次读取之后向前移动1个地址位。本发明所提供的数字示波器将数字内插与数字滤波两种信号处理方式合二为一， 在FPGA内部将两种计算模块合并成一个模块，通过配置复用的模式加以实现，有效节省了 FPGA的内部资源。同时，使用FPGA实现数字滤波和数字内插功能，在速度上高于DSP，对于 提高数字示波器的波形刷新率很有帮助，是一种十分经济高效的做法。
下面结合附图和具体实施方式
对本发明作进一步的说明。图1为一个2倍线性内插运算的示例图；图2为Sine内插函数的波形示意图；图3为数字滤波和数字内插共有的乘累加结构示意图；图4为本发明所提供的数字内插滤波模块的整体架构示意图；图5为数字内插运算中数据系数的时序关系图；图6为数字滤波运算中数据系数的时序关系图；图7为数字内插运算中输入数据存储单元的输出操作示意图；图8为数字滤波运算中输入数据存储单元的输出操作示意图；图9为11阶乘累加计算单元所采用的瀑布式级联乘累加器的设计示意图；图10为DSP部分的内部操作流程图；图11为FPGA部分进行数字滤波操作的流程图。
具体实施例方式从公式(1)所列出的数字内插运算可以看出，数字内插与数字滤波在算法上都可 以统一成乘累加运算结构。这样，利用FPGA的可配置性设计的数字乘累加结构，可以实现 数字内插器与数字滤波器在同一模块中复用，只需要简单地通过控制处理模块(由DSP或 类似功能的微处理器实现)配置一下滤波系数和内插系数即可。基于上述的思路，本发明 所提供的数字示波器将数字内插与数字滤波两个功能合二为一，节省了 FPGA的内部资源。 同时，使用FPGA实现数字滤波和数字内插功能，在速度上高于DSP，对于提高数字示波器的 波形刷新率很有帮助。下面对上述技术思想的具体实现过程展开详细的说明。首先从数字信号处理理论的角度来分析。前已述及，输入信号通过滤波系统输出 的全过程可以用公式(1)加以表示
权利要求
1.一种可配置复用数字内插和数字滤波功能的数字示波器，包括控制处理模块，其特 征在于所述数字示波器中还包括由FPGA实现的数字内插滤波模块，所述数字内插滤波模块 包括顺序连接的数据存储单元、数据延迟链单元和数据计算单元，所述数据计算单元中包 括乘累加计算单元和后续计算单元；所述控制处理模块输出内插/滤波选通信号，所述数字内插滤波模块根据所述内插/ 滤波选通信号确定当前操作模式，接收输入数据并存储，将已存储的输入数据及滤波系数 送入所述数据延迟链单元进行延迟处理，经过延迟处理之后的数据及滤波系数送入所述乘 累加计算单元进行计算，计算结果继续送入所述后续运算单元中；所述后续计算单元根据当前操作模式决定是否需要进行累加计算，当操作模式为数字 内插运算时直接将所述计算结果作为插值结果输出，当操作模式为数字滤波运算时先进行 累加计算再输出数字滤波运算结果。
2.如权利要求1所述的数字示波器，其特征在于所述乘累加计算单元由多个采用瀑布式级联架构的乘累加器构成。
3.如权利要求2所述的数字示波器，其特征在于所述乘累加器的数量为11个。
4.如权利要求1所述的数字示波器，其特征在于所述数据存储单元包括内存控制单元和存储区两部分，所述存储区分为输入数据存储 单元和滤波器系数单元；所述输入数据存储在所述输入数据存储单元，所述滤波系数存储在所述滤波器系数单兀。
5.如权利要求3或4所述的数字示波器，其特征在于所述滤波器系数单元使用FPGA内部的硬件RAM资源搭建，为每组11个、共16组的矩 阵结构。
6.如权利要求5所述的数字示波器，其特征在于当操作模式为数字内插运算时，所述滤波器系数单元的前5组用来存储内插系数；当 操作模式为数字滤波运算时，所述滤波器系数单元的前7组用来存储滤波系数，后面的9组 存储区用来扩展。
7.如权利要求3或4所述的数字示波器，其特征在于当操作模式为数字内插运算时，所述输入数据存储单元中的新数据每隔5个时钟周期 输入1个，在此期间由11个数据组成的并行输出保持不变，在新数据输入时，之前的11个 数据同时向下移动1个位置。
8.如权利要求1所述的数字示波器，其特征在于当操作模式为数字滤波运算时，所述输入数据存储单元中的输入数据按照时序关系持 续写入存储区，写入存储区的数据在每次读取之后向前移动1个地址位。
全文摘要
本发明公开了一种可配置复用数字内插和数字滤波功能的数字示波器。该数字示波器中包括由FPGA实现的数字内插滤波模块，数字内插滤波模块根据内插/滤波选通信号确定当前操作模式，接收输入数据并存储，经过延迟处理之后的数据及滤波系数送入乘累加计算单元进行计算，计算结果送入后续运算单元中；后续计算单元根据当前操作模式决定是否需要进行累加计算，当操作模式为数字内插运算时直接将计算结果作为插值结果输出，当操作模式为数字滤波运算时先进行累加计算再输出数字滤波运算结果。本数字示波器将数字内插与数字滤波两种信号处理方式合二为一，通过配置复用的模式加以实现，有效节省了FPGA的内部资源，是一种十分经济高效的做法。
文档编号G01R13/02GK102109542SQ20091024390
公开日2011年6月29日 申请日期2009年12月25日 优先权日2009年12月25日
发明者李维森, 王悦, 王铁军 申请人:北京普源精电科技有限公司