用于测试堆叠管芯的系统和方法
【专利摘要】本发明公开了用于测试管芯堆叠件并且插入修复电路的系统和方法，修复电路在启用时补偿管芯堆叠件中的缺陷延迟，具体地，缺陷位于管芯间数据传输路径中。确定管芯内时序裕量值和管芯间时序裕量值以确立管芯堆叠件中的哪个管芯和哪些管芯会受益于修复电路的插入。本发明还提供了用于测试堆叠管芯的系统和方法。
【专利说明】用于测试堆叠管芯的系统和方法
【技术领域】
[0001]本发明一般地涉及半导体【技术领域】，更具体地涉及用于测试管芯堆叠件的系统和方法。
【背景技术】
[0002]三维(“3D”)和/或2.5D集成电路(“1C”)在半导体结构中变得非常流行。增加的管芯密度和与制造这些管芯相关的成本规定了对管芯进行测试必须充分利用所有的好管芯。好像每个管芯都作为独立的管芯使用一样，一次测试一个管芯的当前测试方案没有考虑管芯可以堆叠在一起并且作为堆叠件工作的事实。通常，通过可以包括一个或者多个微凸块的数据传输连接件来连接管芯堆叠件中的管芯。这些微凸块或者任何其他连接方法可以具有会导致管芯间的连接件中的缺陷延迟值注入的缺陷。例如，微凸块可以未对准，不均匀或者以不太优化的方式接触。
[0003]由于延迟可以导致正发送至下游管芯的数据在要锁存时没有到达数据存储电路，所以缺陷延迟值的注入可以对管芯堆叠件中的下游管芯的正常工作产生负面影响。因此，可以进一步通过管芯堆叠件传送不正确的数据值。
[0004]管芯内的故障或者管芯之间的连接件内的故障通常可以分成两类:硬缺陷和软缺陷。硬缺陷(例如，固定故障)通常易于检测并且通常是总是出现并且导致永久性故障的那些类型的故障。另一方面，软缺陷更难检测并且管芯内的电路中或者管芯堆叠件中的管芯之间可以基于缺陷尺寸造成附加延迟。软缺陷的实例包括阻抗通路、管芯内的部件之间的部分错误连接、微凸块的不对称等。这些软缺陷中的每一种以及其他类型的软缺陷都会导致管芯内或者管芯堆叠件中的管芯之间的时序延迟。
[0005]无论以独立的方式还是作为管芯堆叠件的一部分工作的每个管芯通常都具有包括时序裕量时间的时序预算，例如，在将锁存的数据位发送至相同管芯内的下一个部件或者管芯堆叠件中的另一个管芯之前，数据位到达数据存储电路时的时间和数据存储电路锁存数据位时的时间之间的时间。在大多数情况下，管芯堆叠件中的每个管芯都在它自己时钟域内工作。用于管芯堆叠件内的管芯的不同时钟域和/或在管芯内的可用备用路径(slack path)的存在提供了更充分这些时序差的机会。
【发明内容】
[0006]为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种用于补偿管芯堆叠件中的缺陷延迟的方法，所述方法包括以下步骤:(a)确定用于所述管芯堆叠件中的第一管芯和第二管芯之间的管芯间路径的第一路径时序裕量值；(b)确定所述管芯间路径的缺陷延迟值；(C)确定用于所述第二管芯中的管芯内路径的第二路径时序裕量值；以及(d)将到达所述第二管芯中的数据存储电路的时钟信号延迟预定量。
[0007]在该方法中，所述预定量小于或者等于管芯内时序裕量值。
[0008]在该方法中，所述缺陷延迟值大于所述第一路径时序裕量值。[0009]该方法进一步包括以下步骤:(e)确定用于所述第二管芯中的第二管芯内路径的第三路径时序裕量值；(f)将所述第二路径时序裕量值和所述第三路径时序裕量值进行比较；其中，所述预定量小于或者等于所述第二路径时序裕量值和第三路径时序裕量值中的较小者。
[0010]在该方法中，所述预定量的延迟是可编程的。
[0011 ] 在该方法中，可选择所述预定量的延迟。
[0012]在该方法中，所述第一管芯在第一时钟域中工作并且所述第二管芯在第二时钟域中工作。
[0013]在该方法中，所述管芯间路径包括微凸块。
[0014]根据本发明的另一方面，提供了一种用于测试管芯堆叠件的方法，所述方法包括以下步骤:(a)确定用于所述管芯堆叠中的第一管芯和第二管芯之间的管芯间路径的第一路径时序裕量值；(b)确定所述管芯间路径中的缺陷延迟值；(c)确定用于所述第二管芯中的管芯内路径的第二路径时序裕量值；以及(d)如果所述第二路径时序裕量值大于或者等于所述第一路径时序裕量值，则将修复电路插入所述第二管芯中。
[0015]在该方法中，所述预定量小于或者等于所述第二路径时序裕量值。
[0016]在该方法中，所述缺陷延迟值大于所述第一路径时序裕量值。
[0017]该方法进一步包括以下步骤:(e)启用所述修复电路以将到达所述第二管芯中的数据存储电路的时钟信号延迟预定量。
[0018]在该方法中，所述预定量的延迟是可编程的。
[0019]在该方法中，可选择所述预定量的延迟。
[0020]在该方法中，所述第一管芯在第一时钟域中工作并且所述第二管芯在第二时钟域中工作。
[0021]在该方法中，所述管芯间路径包括微凸块。
[0022]根据本发明的又一方面，提供了一种用于补偿具有第一管芯和第二管芯的管芯堆叠件中的管芯间路径的缺陷延迟的系统，所述系统包括:第一管芯，包括第一数据存储电路；所述第二管芯，包括:第二数据存储电路；第三数据存储电路；管芯内路径，用于从所述第二数据存储电路向所述第三数据存储电路传送信息，所述管芯内路径具有第二路径时序裕量值；和修复电路，可操作地连接至所述第二数据存储电路；以及管芯间路径，用于从所述第一数据存储电路向所述第二数据存储电路传送信息，所述管芯间路径具有没有缺陷的第一路径时序裕量值，并且所述管芯间路径具有缺陷延迟值；其中，如果所述缺陷延迟值大于所述第一路径时序裕量值并且如果所述缺陷延迟值小于或者等于所述第二路径时序裕量值，则所述修复电路将到达所述第二数据存储电路的时钟信号延迟预定量。
[0023]在该系统中，如果所述缺陷延迟值小于或者等于所述第一路径时序裕量值，则到达所述第二数据存储电路的所述时钟信号没有被所述修复电路延迟。
[0024]在该系统中，所述第二管芯进一步包括:第四数据存储电路；以及第二管芯内路径，用于将信息从所述第二数据存储电路传送至所述第四数据存储电路，所述第二管芯内路径具有第三路径时序裕量值，所述预定量小于或者等于所述第二路径时序裕量值和所述第三路径时序裕量值中的较小者。
[0025]在该系统中，所述预定量的延迟是可编程的。【专利附图】
【附图说明】
[0026]图1是表示示出管芯之间的一条管芯间路径中的缺陷的现有技术管芯堆叠件中的两个管芯的结构图，以及用于下游管芯的示例性时序图。
[0027]图2是根据本发明主题的实施例表示示出处于缺陷下游的管芯中的示例性修复电路的管芯堆叠件中的两个管芯的结构图。
[0028]图3是根据本发明主题的实施例表示示出处于缺陷下游的管芯中的例性修复电路的管芯堆叠件中的两个管芯的结构图，以及用于下游管芯的示例性时序图。
[0029]图4为根据本发明主题的实施例用于补偿管芯堆叠件中的缺陷延迟的方法流程图。
[0030]图5为根据本发明主题的实施例的用于测试管芯堆叠件的方法流程图。
【具体实施方式】
[0031]结合附图，其中，将相同的数字标号提供给相同的元件以便于本发明主题的理解，描述了用于测试管芯堆叠件以及用于补偿管芯堆叠件中的管芯之间的连接路径的缺陷延迟的系统和方法的各种实施例。另外，公开了用于插入修复电路的系统和方法，该修复电路在启用时补偿管芯堆叠件中的缺陷延迟。确定管芯内和管芯间时序裕量值(slack value)以确立管芯堆叠件中哪个管芯或者哪些管芯将受益于修复电路的插入。为了更充分理解本发明主题，可应用电路的简要描述是有益的。
[0032]图1是表示示出管芯之间的数据传输连接件130的缺陷的现有技术的管芯堆叠件中的两个管芯的结构图，以及用于具有缺陷的管芯堆叠件的示例性时序图。管芯1110和管芯2120被示出为管芯堆叠件的部分。管芯I包括标示为EFO的数据存储电路111，以及标示为EFl的数据存储电路112。这些数据存储电路可以为包括但不限于触发器、锁存器以及扫描触发器(可以包含数据和扫描/测试输入)的本领域已知的任何类型。尽管ER)和EFl描述为相同类型的数据存储电路，但是ER)和EFl不必为相同的。在图1所示的实施例中，ER)为用于数据输入管芯I的扫描触发器，并且EFl为用于数据输出管芯I并且发送至管芯2的扫描触发器。如本领域已知，ER)和EFl的每个均包括输入线和输出线。本发明主题最感兴趣的，如图所示，这些输入之一包括本文中标示为CLKl的时钟信号。如图所示，输入中的另一个是标示为在ER)和EFl中的“D”的数据输入。如图所示，来自ER)和EFl的数据输出线标示为在ER)和EFl中的“Q”。管芯I还包括逻辑电路113。将FFO的数据输出(本文标示为FF0-Q)输入至逻辑电路113，然后输入EFl的“D”线EF1-D。
[0033]就管芯2而言，管芯2包括数据存储电路121 (标示为FF2)以及数据存储电路122 (标示为FF3)。如上所述，FF2和FF3为在某个实施例中类似于FFO和FFl的数据存储电路。管芯2还包括FF2的数据输出线上并且到达FF3的数据输入线的逻辑电路123。FF2和FF3通过标示为CLK2的时钟信号计时，CLK2可以为与CLKl相同或者与CLKl不同的时钟信号，其中，管芯I和管芯2在单独的时钟域中工作。进入FF2的时钟信号指定为140。在某些实施例中，FF2的时钟信号可以与FF3的时钟信号不同。
[0034]管芯I和管芯2之间是数据传输连接件130。在某些实施例中，数据传输连接件130包括一个或者多个微凸块,例如,微凸块131和微凸块132。缺陷133可以发生在数据传输连接件130中。缺陷133可以在数据传输连接件130中引入时间延迟，从而导致从FFl传输到FF2的数据以在时钟信号140锁存之后到达FF2，从而锁存位于FF2-D处的当前数据值，当前数据值可以是不正确数据值。
[0035]在操作中，FFl的输出FFl-Q在数据输入线FF2-D上经由数据传输连接件130输入FF2。FFl和FF2之间的路径具有可以通过已知方法确定的时序预算或者时序余量，并且被标示为Λ Die2或者本文中被称为备用路径134。确定备用路径134没有通过缺陷133注入的延迟。由于备用路径134横跨管芯I和管芯2，所以备用路径134为管芯间备用路径。类似地，FF2和FF3之间的路径具有可以通过已知方法确定的时序预算或者时序余量，并且被标示为ADie2(PI)或者被称为备用路径135。由于备用路径135位于管芯2内，所以备用路径135为管芯内备用路径。
[0036]现在注意力集中在图1的时序图上，如图所示，描绘了各种时序事件，其中，时间从左到右前进。曲线140t示出了用于CLK2的典型信号。曲线141示出了通过数据传输连接件130从FFl的数据输出Q( BP, FF1-Q)到达FF2的数据输入线D( S卩，FF2-D)的理论数据信号。如时序图中所示，在如通过线152所示的时钟信号CLK2的上升沿之前，如通过线151所示，数据到达FF2-D。在所示的实施例中，如用于FF2的输出数据FF2-Q的曲线143所示，CLK2的上升沿触发FF2使得锁存这时在FF2-D处出现的信号。注意如曲线141所示，缺陷133没有出现。
[0037]曲线142示出了通过数据传输连接件130从FFl-Q到达FF2-D的类似的理论数据信号，但是在这种情况下，缺陷133导致在FF2-D处接收的数据信号中的延迟，缺陷尺寸133t。如通过线152所示，通过缺陷133插入的延迟作用导致数据信号在CLK2上升沿之后到达FF2-D。如上所述，CLK2上升沿的接收触发FF2使得锁存这时在FF2-D处出现的信号。然而，由于通过缺陷133引入的时间延迟133t，当CLK2触发FF2时，来自FFl-Q的数据信号仍然没有到达FF2-D。因此，如曲线144所示，FF2锁存在FF2-Q读出的不正确数据，并且在合适的时钟信号处FF2-Q向FF3发送错误的数据信号。
[0038]图2是表示图1所示的管芯堆叠件中的两个管芯的结构图，其中包括管芯2中的示例性修复电路240。如上文对于图1描述的是管芯I和管芯2、它们的内部部件和路径以及管芯之间的数据传输连接件130的描述。
[0039]关于图2中的管芯2，如图所示，修复电路240放置在用于FF2的时钟线上。时钟信号CLK2140输入到修复电路240内而不是直接输入FF2。修复电路240还具有用于“FIX”信号245的输入，将在下文中说明其目的。图2的插入物示出了包括电路241和242和延迟243 (包括延迟值“ Λ ” )的修复电路240的示例性电路结构。在缺少FIX信号245的情况下，修复电路240工作以将时钟信号CLK2传送到FF2作为时钟信号CLK2a，140a,而没有添加延迟243。在存在FIX信号245的情况下，修复电路240工作以将时钟信号CLK2传送到FF2作为时钟信号CLK2a，但是添加延迟243。本领域普通技术人员很容易理解，对于修复电路240所示的示例性电路结构实际上不是进行限制并且本文中期望以上述的修复电路240类似方式工作的其他电路结构。
[0040]通过延迟243添加至时钟信号CLK2的延迟量取决于备用路径135中的可用时序余量。如果通过缺陷133引入的延迟小于或者等于备用路径135中可用的时序余量，则可以通过修复电路240中的延迟243 “借用”备用路径135中的时序余量以克服由数据传输连接件130中的延迟113造成的影响。因此，延迟243中延迟“ Λ ”的最大值如下:
[0041]Δ ( ADie2 (Pl)
[0042]尽管在图2的管芯2中仅示出了一个管芯内备用路径，但是通过开始于FF2的本发明主题期望多于一个管芯内备用路径。因此，对于存在多余一个可用备用路径的实施例中，“ Λ ”的最大值小于或者等于开始于FF2的最小的管芯2的管芯内备用路径。一旦用于确定“ Λ ”的最大延迟值，Λ的值就可以被设定为小于或者等于最大值的预定值。可选地，Δ可在大量预定值之间可选并且进一步通过已知方法进行编程，其中，编程的值不需要为硬线连接至修复电路240中。自然，如果通过缺陷133引入的延迟量小于管芯内备用路径134中的时序裕量值，则修复电路240不需要被启用以延迟243引入到用于FF2的时钟信号CLK2a 内。
[0043]现在关注图3，提供了表示图2所示的管芯堆叠件中的两个管芯的结构图。如上面对于图2所述的是管芯I和管芯2、它们的内部部件和路线、以及数据传输连接件130的描述，并且这里没有进行重复。除了管芯I和管芯2之外，图3还示出了用于管芯2的示例性时序图，以示出缺陷133的作用和修复电路240的效果。如图所示，时间从左到右前进。
[0044]如以上图1所述，曲线140t示出了用于CLK2的典型信号。曲线245t示出了启用修复电路240以插入时钟延迟243t (如上面有关图2所述，被称为用于器件243的延迟Λ )的理论FIX信号。曲线140at示出了修复电路240的输出通过时钟延迟243t的插入延迟输入到FF2的时钟信号CLK2a。注意时钟信号CLK2a从时钟信号CLK2延迟时钟延迟量243t。
[0045]如以上图1所述，曲线141示出了通过数据传输连接件130从FFl的数据输出Q(即，FF1-Q)到达FF2的数据输入线D(即，FF2-D)的理论数据信号。如图所示，在时钟信号CLK2上升沿之前(如通过线152所示)，数据到达FF2-D (如通过线151所示)。由于当启用修复电路240时，时钟信号CLK2a从时钟信号CLK2延迟，在时钟信号CLK2a的上升沿之前，数据到达FF2-D(如通过线151所示)。注意如曲线141所示,缺陷133没有出现。
[0046]如上面图1所述，曲线142表示通过数据传输连接件130从FFl-Q到达FF2-D的类似的理论数据信号，但是在这种情况下，在FF2-D处接收的数据信号中，缺陷133引入了延迟，缺陷尺寸133t。尽管通过缺陷133引入的延迟的作用导致数据信号在CLK2的上升沿之后到达FF2-D(如由线152所示)，由于FF2现在通过从CLK2延迟的CLK2a计时(当修复电路240启用时)，所以数据信号在CLK2a的上升沿之前到达FF2_D(如由线353所示)。由于CLK2a上升沿的接收现在触发FF2，所以锁存在接收CLK2a的上升沿时在FF2-D处出现的信号，如示例性时序图中所示，该信号为正确值。这在曲线144中示出，其中，曲线FF2在如通过线353所示的时钟信号CLK2a的上升沿处锁存正确数据值。因此，正确数据值出现在用于到达FF3的传输的FF2-Q处。因此，当修复电路240启用时，时钟延迟243t的插入克服了由缺陷133t引入的延迟133t的作用。因此，包括修复电路240的管芯堆叠件以可接受的方式工作并且不需要抛弃。
[0047]如本发明主题的实施例期望的，可以级联方式实施修复电路240，使得例如，单个FIX信号可以用于启用多于一个级联修复电路。另外，例如，为了增加的备用路径，堆叠件中的不同管芯的测试可以导致可以对管芯重新排序的可用的一系列备用路径。因此，然后通过管芯之间的备用“借用”的最小值可能将修复电路增加到管芯堆叠件中的最少数量的管芯中。[0048]考虑图4，根据本发明主题的实施例提出了用于补偿管芯堆叠件中的管芯的缺陷延迟的方法流程图。在框410中，确定用于管芯堆叠件中第一管芯和第二管芯之间的管芯间路径的第一时序裕量值。第一管芯间路径开始于第一管芯中第一电路，例如，触发器、锁存器或者扫描触发器。在框420中，确定管芯间路径中的缺陷延迟值。在框430中，确定用于管芯堆叠件中的第二管芯中的管芯内路径的第二时序裕量值。第二管芯间路径还还开始于第一管芯中的第一电路。在框440中，将导达第二管芯中的数据存储电路的时钟信号延迟预定量。在附加实施例中，方法还包括框450至框470。在框450中，确定用于管芯堆叠件中的第二管芯的第二管芯内路径的第三时序裕量值。第三管芯间路径也开始于第一管芯中的第一电路。在框460中，将第二时序裕量值和第三时序裕量值进行比较，以及在框470中，延迟的预定量被设置为小于或者等于第二时序裕量值和第三时序裕量值中的较小者。
[0049]考虑图5，根据本发明主题的另一种实施例提出了用于测试管芯堆叠件的方法流程图。在框510中，确定用于管芯堆叠件中的第一管芯和第二管芯之间的管芯间路径的第一时序裕量值。在框520中，确定管芯内路径的缺陷延迟。在框530中，确定用于管芯堆叠件中的第二管芯的管芯内路径的第二时序裕量值。在框540中，如果第二时序裕量值大于第一时序裕量值，则修复电路插入第二管芯中。在附加实施例中，启用修复电路以将到达第二管芯中的数据存储电路的时钟信号延迟预定量。
[0050]根据本发明主题的实施例，描述了一种用于补偿管芯堆叠件中的缺陷延迟的方法。该方法包括:确定用于管芯堆叠件中的第一管芯和第二管芯之间的管芯间路径第一路径时序裕量值，确定管芯间路径的缺陷延迟值，确定用于第二管芯中的管芯内路径的第二路径时序裕量值，以及将到达第二管芯中的数据存储电路的时钟信号延迟预定量。
[0051]根据本发明主题的另一个实施例，描述了一种用于测试管芯堆叠件的方法，该方法包括:确定用于管芯堆叠中的第一管芯和第二管芯之间的管芯间路径的第一路径时序裕量值，确定管芯间路径中的缺陷延迟值，确定用于第二管芯中的管芯内路径的第二路径时序裕量值，以及如果第二路径时序裕量值大于或者等于第一路径时序裕量值，则在第二管芯中插入修复电路。
[0052]根据本发明主题的又一个实施例,描述了一种用于补偿具有第一管芯和第二管芯的管芯堆叠件中的管芯间路径的缺陷延迟的系统。系统包括具有第一数据存储电路的第一管芯。系统还包括第二管芯，该第二管芯具有第二数据存储电路、第三数据存储电路、用于从第二数据存储电路向第三数据存储电路传送信息的管芯内路径，其中，管芯内路径具有第二路径时序裕量值，以及可操作地连接至第二数据存储电路的修复电路。系统进一步包括用于从所述第一数据存储电路向第二数据存储电路传送信息的管芯间路径，其中管芯间路径具有没有缺陷的第一路径时序裕量值并且管芯间路径具有缺陷延迟值。在操作中，如果缺陷延迟值大于所述第一路径时序裕量值并且如果缺陷延迟值小于或者等于第二路径时序裕量值，则修复电路将到达第二数据存储电路的时钟信号延迟预定量。
[0053]尽管已经描述了本发明主题的一些实施例，但是可以理解，所述的实施例仅是说明性的并且本发明的范围仅由在符合等效结构的全部范围时的所附权利要求进行限定，当本领域普通技术人员阅读本文后，自然会想到许多变形和更改。
【权利要求】
1.一种用于补偿管芯堆叠件中的缺陷延迟的方法，所述方法包括以下步骤: (a)确定用于所述管芯堆叠件中的第一管芯和第二管芯之间的管芯间路径的第一路径时序裕量值； (b)确定所述管芯间路径的缺陷延迟值； (C)确定用于所述第二管芯中的管芯内路径的第二路径时序裕量值；以及 (d)将到达所述第二管芯中的数据存储电路的时钟信号延迟预定量。
2.根据权利要求1所述的方法，其中，所述预定量小于或者等于管芯内时序裕量值。
3.根据权利要求2所述的方法，其中，所述缺陷延迟值大于所述第一路径时序裕量值。
4.根据权利要求1所述的方法，进一步包括以下步骤: (e)确定用于所述第二管芯中的第二管芯内路径的第三路径时序裕量值； (f)将所述第二路径时序裕量值和所述第三路径时序裕量值进行比较； 其中，所述预定量小于或者等于所述第二路径时序裕量值和第三路径时序裕量值中的较小者。
5.根据权利要求1所述的方法，其中，所述预定量的延迟是可编程的。
6.根据权利要求1所述的方法，其中，可选择所述预定量的延迟。
7.根据权利要求1所述的方法，其中，所述第一管芯在第一时钟域中工作并且所述第二管芯在第二时钟域中工作。
8.根据权利要求1所述的方法，其中，所述管芯间路径包括微凸块。
9.一种用于测试管芯堆叠件的方法，所述方法包括以下步骤: (a)确定用于所述管芯堆叠中的第一管芯和第二管芯之间的管芯间路径的第一路径时序裕量值； (b)确定所述管芯间路径中的缺陷延迟值； (c)确定用于所述第二管芯中的管芯内路径的第二路径时序裕量值；以及 (d)如果所述第二路径时序裕量值大于或者等于所述第一路径时序裕量值，则将修复电路插入所述第二管芯中。
10.一种用于补偿具有第一管芯和第二管芯的管芯堆叠件中的管芯间路径的缺陷延迟的系统，所述系统包括: 第一管芯，包括第一数据存储电路； 所述第二管芯，包括: 第二数据存储电路； 第三数据存储电路； 管芯内路径，用于从所述第二数据存储电路向所述第三数据存储电路传送信息，所述管芯内路径具有第二路径时序裕量值；和修复电路，可操作地连接至所述第二数据存储电路；以及 管芯间路径，用于从所述第一数据存储电路向所述第二数据存储电路传送信息，所述管芯间路径具有没有缺陷的第一路径时序裕量值，并且所述管芯间路径具有缺陷延迟值； 其中，如果所述缺陷延迟值大于所述第一路径时序裕量值并且如果所述缺陷延迟值小于或者等于所述第二路径时序裕量值，则所述修复电路将到达所述第二数据存储电路的时钟信号延迟预定量。
【文档编号】G01R31/00GK103543350SQ201210397946
【公开日】2014年1月29日 申请日期:2012年10月18日 优先权日:2012年7月11日
【发明者】桑迪·库马·戈埃尔, 阿肖克·梅赫塔 申请人:台湾积体电路制造股份有限公司