测试mosfet匹配性的ic布局及测试方法

测试mosfet匹配性的ic布局及测试方法
【专利摘要】本发明公开了一种测试MOSFET匹配性的集成电路布局及测试方法，主要内容包括：位于半导体基底上相邻的第一焊垫组、第一MOSFET组、第一导线以及与所述第一焊垫组、第一MOSFET组、第一导线镜像对称的第二焊垫组和第二MOSFET组、第二导线。在本发明实施例的方案中，由于上述镜像对称关系，保证了第一MOSFET组中的第一MOSFET的栅极、漏极、源极衬底到相应焊垫的导线的长度，与第二MOSFET组中的第二MOSFET中栅极、漏极、源极衬底到相应焊垫的导线的长度相同，导线的长度相同意味着电阻相同，因此，利用此种集成电路布局来测试MOSFET匹配性时，测试结果的准确性较高。
【专利说明】测试MOSFET匹配性的IC布局及测试方法
【技术领域】
[0001]本发明涉及半导体制造【技术领域】，尤其涉及一种测试MOSFET匹配性的IC布局、IC布局方法及测试方法。
【背景技术】
[0002]集成电路(Integrated Circuit, IC)工艺过程中，由于工艺的不确定性和随机误差等原因，一些理论上完全一样的金属氧化物场效应管(Metal Oxide SemiconductorField Effect Transistor, MOSFET)在实践上是有偏差的，这种偏差称为器件的不匹配性(mismatch)。这种不匹配性主要体现在器件电性参数的变化上，如MOSFET的阀值电压(Vt)，关断电流I (1ff)、饱和电流(Ids)、温度系数等等的变化。而这些器件的不匹配性成为电路设计中必须考虑的因素，否则会导致成品率很低，因此半导体厂商需要测试对各MOSET进行测试，获得大量的测试数据，进而根据所述测试数据得到MOSFET的电性参数的分布。
[0003]为了提高测试效率，通常将待测的MOSFET和用于辅助测试的焊垫(PAD)布局成如图1所示结构，其中，11表示焊垫，12表示M0SFET，每一 MOSFET的漏极连接一个与之对应的焊垫(图1中将用于连接MOSFET的漏极的焊垫上标识漏极(Drain))，所有MOSFET的源极(Source)连接在同一焊垫上(图1中并未示出连接关系，但将用于连接MOSFET的源极的焊垫上标识Source)，所有MOSFET的栅极(Gate)连接在同一焊垫(图1中并未示出连接关系，但将用于连接MOSFET的栅极的焊垫上标识Gate)，所有MOSFET的衬底(Substrate)连接在同一焊垫上(图1中并未示出连接关系，但将用于连接MOSFET的衬底的焊垫上标识Substrate)。
[0004]在所述图1所示的布局中，各待测的MOSFET排成一行，用于辅助测试MOSFET的电性参数的焊垫排成一行，在对图1所示的每个MOSFET测试时，将用于测试MOSFET的电性参数的探针卡中的探针分别扎在连接该MOSFET的栅极的焊垫上、连接该MOSFET的源极的焊垫上、连接该MOSFET的漏极的焊垫上，然后通过探针及焊垫向该MOSFET的栅极、源极、衬底施加电压，此时该MOSFTE的漏极输出的电流通过与扎在与其漏极相连的焊垫上的探针流向测试机，所述测试机是用于测量MOFET的电流值或开启电压值的仪器，所述探针卡用于连接测试机和M0SFTE，测试完第2N个MOSFET及与该第2N个MOSFET相邻的第2N+1个MOSFET之后，即可根据将两者的测量结果确定两者的匹配性。
[0005]然而，上述布局中，尽管第2N个MOSFET和第2N+1个MOSFET是相邻的，但连接它们的源极与用于连接源极的焊垫的导线的长度可能不相同、连接它们的栅极到用于连接栅极的焊垫的导线的长度可能不相同、连接它们的衬底到用于连接衬底的焊垫的导线的长度可能不相同，以及连接它们的漏极到用于连接各自漏极的焊垫的导线的长度可能不相同，这种导线的长度的不同意味着导线的电阻的不同，此种电阻的不同会导致测试出的电性参数出现误差，因此，利用现有技术中的测试MOSFET匹配性的布局来测试MOSFET匹配性存在测试结果的准确性不高的问题。
【发明内容】

[0006]本发明实施例提供了一种测试MOSFET匹配性的集成电路布局、集成电路布局方法及测试方法，以解决现有技术中测试MOSFET匹配性存在测试结果的准确性不高的问题。
[0007]一种测试金属氧化物场效应管MOSFET匹配性的集成电路布局，包括:位于同一半导体基板上的至少一个测试单元；
[0008]所述测试单元包括:位于半导体基底上相邻的第一焊垫组和第一 MOSFET组；
[0009]以及位于所述半导体基底上与所述第一焊垫组和第一 MOSFET组镜像对称的第二焊垫组和第二 MOSFET组；其中，所述第一 MOSFET组和第二 MOSFET组相邻，所述第一焊垫组包括3+N个横向排列的焊垫，所述第二 MOSFET组包括N个横向排列的M0SFET，所述N为大于I的正整数；
[0010]以及位于半导体基板上的第一导线和第二导线，所述第一导线分别将第一焊垫组中的3个焊垫分别与第一 MOSFET组中的N个MOSFET的衬底、栅极、源极连接，并分别将第一焊垫组中的剩余N个焊垫分别与第一 MOSFET组中的N个MOSFET的漏极相连；所述第二导线分别将第二焊垫组中的3个焊垫分别与第二 MOSFET组中的N个MOSFET的衬底、栅极、源极连接，并分别将第二焊垫组中的剩余N个焊垫分别与第二 MOSFET组中的N个MOSFET的漏极相连，且所述第二导线和所述第一导线镜像对称。
[0011]一种测试金属氧化物场效应管MOSFET匹配性的集成电路布局方法，所述集成电路布局方法包括:
[0012]提供半导体基底，在其上设置多个测试单元，其中，每个测试单元中包括相邻的第一焊垫组和第一 MOSFET组；以及与所述第一焊垫组和第一 MOSFET组镜像对称的第二焊垫组和第二 MOSFET组；其中，所述第一 MOSFET组和第二 MOSFET组相邻，所述第一焊垫组包括3+N个横向排列的焊垫，所述第二 MOSFET组包括N个横向排列的MOSFET ;所述N为大于I的整整数；
[0013]针对每个测试单元，通过第一导线分别将第一焊垫组中的3个焊垫分别与第一MOSFET组中的N个MOSFET的衬底、栅极、源极连接，以及分别将第一焊垫组中的剩余N个焊垫分别与第一 MOSFET组中的N个MOSFET的漏极相连；通过第二导线分别将第二焊垫组中的3个焊垫分别与第二 MOSFET组中的N个MOSFET的衬底、栅极、源极连接，以及分别将第二焊垫组中的剩余N个焊垫分别与第二 MOSFET组中的N个MOSFET的漏极相连；所述第一导线和所述第二导线镜像对称。
[0014]一种利用上述集成电路布局对MOSFET的匹配性进行测试的方法，所述方法包括:
[0015]将探针卡中的3个探针分别与连接第一MOSFET组中的MOSFET的栅极、源极、衬底的焊垫接触；
[0016]通过探针对该第一 MOSFET组中的MOSFET的栅极、源极、衬底施加电压；
[0017]将探针卡中的另一个探针与连接第一 MOSFET的漏极的焊垫接触；
[0018]通过与探针卡相连的测试机获得该第一 MOSFET在所述电压下的漏极电流及开启电压，所述测试机用于测量与之相连的探针卡中的探针输出的电流的大小；
[0019]将探针卡中的3个探针分别与连接第二MOSFET组中的MOSFET的栅极、源极、衬底的焊垫接触；
[0020]通过探针对该第二 MOSFET组中的MOSFET的栅极、源极、衬底施加所述电压；[0021]将探针卡中的另一个探针与连接第二 MOSFET的漏极的焊垫接触；
[0022]通过与探针卡相连的测试机读取该第二 MOSFET在所述电压下的漏极电流及开启电压，所述第一 MOSFET和第二 MOSFET镜像对称；
[0023]当所述第一 MOSFET在所述电压下的漏极电流与所述第二 MOSFET在所述电压下的漏极电流或开启电压不一致时，确定第一 MOSFET和第二 MOSFET不匹配。
[0024]在本发明实施例的方案中，由于在所述第一焊垫组、第一 MOSFET组、第一导线分别与第二焊垫组、第二 MOSFET组、第二导线镜像对称，保证了第一 MOSFET组中的第一MOSFET的栅极、漏极、源极衬底到相应焊垫的导线的长度，与与该第一 MOSFET镜像的第二MOSFET组中的第二 MOSFET中栅极、漏极、源极衬底到相应焊垫的导线的长度相同，导线的长度相同意味着电阻相同，因此，利用此种集成电路布局来测试MOSFET匹配性时，测试结果的准确性较高。
【专利附图】

【附图说明】
[0025]图1为【背景技术】中的测试MOSFET匹配性的集成电路布局示意图；
[0026]图2为本发明实施例一中的一种测试MOSFET匹配性的集成电路布局的结构不意图；
[0027]图3为本发明实施例一中的集成电路布局下的电路结构示意图；
[0028]图4为本发明实施例二中的一种测试MOSFET匹配性的集成电路布局方法示意图；
[0029]图5为本发明实施例三中的对MOSFET的匹配性进行测试的方法流程图；
[0030]图6为本发明实施例三中的对MOSFET的匹配性进行测试的方法流程图；
[0031]图7为本发明实施例三中的对MOSFET的匹配性进行测试的方法流程图。
【具体实施方式】
[0032]下面具体结合说明书附图对本发明实施例进行详细描述。
[0033]实施例一
[0034]如图2所不,为本发明实施例一中的一种测试MOSFET匹配性的集成电路布局的结构示意图，包括:位于同一半导体基板上的至少一个测试单元11 ;
[0035]所述测试单元包括:位于半导体基底上的第一焊垫组21、第一 MOSFET组22、第二焊垫组23、第二 MOSFET组24、第一导线25和第二导线26 ；
[0036]所述第一焊垫组21和第一 MOSFET组22相邻；
[0037]所述第二焊垫组23和第二 MOSFET组24与所述第一焊垫组21和第一 MOSFET组22镜像对称的；所述第一 MOSFET组22和第二 MOSFET组24相邻；其中，所述第一焊垫组21包括3+N个横向排列的焊垫，所述第一 MOSFET组包括N个横向排列的MOSFET所述N为大于I的正整数；
[0038]由于第二焊垫组23、第二 MOSFET组24与所述第一焊垫组21、第一 MOSFET组22镜像对称，因此，所述第二焊垫组23也包括3+N个横向排列的焊垫，所述第二 MOSFET组24也包括N个横向排列的MOSFET ；
[0039]所述第一导线25和第二导线26的材质相同；[0040]所述第一导线25分别将第一焊垫组21中的3个焊垫分别与第一 MOSFET组22中的N个MOSFET的衬底、栅极、源极连接，并分别将第一焊垫组21中的剩余N个焊垫分别与第一 MOSFET组22中的N个MOSFET的漏极相连；
[0041]所述第二导线26分别将第二焊垫组23中的3个焊垫分别与第二 MOSFET组24中的N个MOSFET的衬底、栅极、源极连接，并分别将第二焊垫组中的剩余N个焊垫分别与第二MOSFET组24中的N个MOSFET的漏极相连，且所述第二导线26和所述第一导线25镜像对称。
[0042]所述多个测试单元中各测试单元之间的MOSFET的尺寸可以相同，也可以不相同，例如，多个测试单元中的一个测试单元中的MOSFET的尺寸为MOSFET的宽20um、沟道长为
0.5um,多个测试单元中的另一个测试单元中的MOSFET的尺寸为MOSFET的宽10um、沟道长为0.5um，所述每一测试单元中的MOSFET全为NM0SFET或全为PM0SFET。
[0043]在本发明实施例一的方案中，由于在所述第一焊垫组、第一 MOSFET组、第一导线分别与第二焊垫组、第二 MOSFET组、第二导线镜像对称，保证了第一 MOSFET组中的第
一MOSFET的栅极、漏极、源极衬底到相应焊垫的导线的长度，与第二 MOSFET组中的第二MOSFET (该第二 MOSFET与所述第一 MOSFET镜像对称)中栅极、漏极、源极衬底到相应焊垫的导线的长度相同，导线的长度相同意味着电阻相同，因此，利用此种集成电路布局来测试MOSFET匹配性时，测试准确性较高。
[0044]为了提高半导体基板的使用率，以及方便后续测试机对此种集成电路布局制成的产品的测试，进一步的，所述第一焊垫组21中的焊垫等间距排列，所述第一 MOSFET组22中的MOSFET等间距排列，且所述第一 MOSFET组22所在的线段的垂直平分线与第一焊垫组21的所在的线段的垂直平分线重合。
[0045]由于第二焊垫组23、第二 MOSFET组24与所述第一焊垫组21、第一 MOSFET组22镜像对称，因此，所述第二 MOSFET组22中的MOSFET等间距排列，且所述第二 MOSFET组22所在的线段的垂直平分线与第二焊垫组21的所在的线段的垂直平分线重合。
[0046]为了能够使第一 MOSFET组及第二 MOSFET组中较多的MOSFET的栅极、漏极、源极、衬底与相应的焊垫之间的导线长度相同，以便于能同时测试多个MOSFET之间的匹配性，进一步的，所述N为大于I的偶数，且第一焊垫组中的第N/2+1个焊垫、第N/2+2个焊垫、第N/2+3个焊垫中的一个与该第一 MOSEFT组中的所有MOSEFT的栅极相连；
[0047]该第N/2+1个焊垫、第N/2+2个焊垫、第N/2+3个焊垫中没有与栅极相连的焊垫中的一个与该第一 MOSEFT组中的所有MOSEFT的源极相连；
[0048]该第N/2+1个焊垫、第N/2+2个焊垫、第N/2+3个焊垫中没有与栅极或源极相连的焊垫与该第一 MOSEFT组中的所有MOSEFT的衬底相连；
[0049]第一 MOSEFT组中的第η个MOSEFT的栅极、源极、衬底、漏极与相应焊垫之间的导线的布局与该第一 MOSEFT组中的第Ν-η+1个MOSEFT的栅极、源极、衬底、漏极与相应焊垫之间的导线的布局相同(这里包括两种情况:假设该第一 MOSEFT组中的第η个MOSEFT的栅极、源极、衬底、漏极与相应焊垫之间的导线的布局为第一排布方式，该第一排布方式水平翻转后得到的布局方式为第二排布方式，则在该第一 MOSEFT组中的第Ν-η+1个MOSEFT的栅极、源极、衬底、漏极与相应焊垫之间的导线的布局为第一排布方式或第二排布方式时均称其布局与所述第一 MOSEFT组中的第η个MOSEFT的栅极、源极、衬底、漏极与相应焊垫之间的导线的布局相同)。
[0050]在上述集成电路布局下，第一 MOSFET组中的第η个M0SFET、第一 MOSFET组中的第Ν-η+1 个 M0SFET、第二 MOSFET 组中的第 η 个 M0SFET、第二 MOSFET 组中的第 Ν-η+1 个 MOSFET的栅极、源极、漏极、衬底与相应的焊垫之间的导线的长度均相同，所述η为大于O小于等于Ν/2的正整数。
[0051]为了 MOSFET排列紧密，节省半导体基底空间，更好的利用测试垫，进一步的，所述集成电路布局还包括位于半导体基板上的第三导线；
[0052]所述第三导线将第一MOSFET的源极、栅极、衬底分别和第二MOSFET的源极、栅极、衬底相连，所述第一 MOSFET是第一 MOSFET组中的MOSFET，所述第二 MOSFET是第二 MOSFET组中的M0SFET，且第一 MOSFET和第二 MOSFET镜像对称。
[0053]采用上述集成电路布局后，由于MOSFET的尺寸很小(um级)，因此，第一 MOSFET组中的第η个M0SFET、第一 MOSFET组中的第Ν-η+1个MOSFET的栅极、源极、衬底与相应的焊垫之间的导线的长度，与第二 MOSFET组中的第η个M0SFET、第二 MOSFET组中的第Ν-η+1个MOSFET的栅极、源极、衬底与所述相应的焊垫之间的导线长度近似相等，因此，可以为测试带来便利，在保证测试的准确性的情况下，同时能够提高测试MOSFET的匹配性的效率。
[0054]当所述N为2时，上述集成电路布局下的电路结构示意图可以如图3所示，在图3 中，MOSFETI 和 M0SFET2 为第一 MOSFET 组，M0SFET3 和 M0SFET4 为第二 MOSFET 组，与第
一MOSFET组相邻的为第一焊垫组，与第二 MOSFET组相邻的为第二焊垫组，第一焊垫和第一MOSFET组之间的连线为第一导线，第二焊垫和第二 MOSFET组之间的连线为第二导线，第一MOSFET组与第二 MOSFET组之间的连线为第三导线。
[0055]在本发明实施例的方案中，由于在所述第一焊垫组、第一 MOSFET组、第一导线分别与第二焊垫组、第二 MOSFET组、第二导线镜像对称，保证了第一 MOSFET组中的第一MOSFET的栅极、漏极、源极衬底到相应焊垫的导线的长度，与与该第一 MOSFET镜像的第二MOSFET组中的第二 MOSFET中栅极、漏极、源极衬底到相应焊垫的导线的长度相同，导线的长度相同意味着电阻相同(制作导线的材料及导线横截面尺寸均相同时)，因此，利用此种集成电路布局来测试MOSFET匹配性时，测试结果的准确性较高。
[0056]实施例二
[0057]如图4所示，为本发明实施例二中的一种测试金属氧化物场效应管MOSFET匹配性的集成电路布局方法示意图，所述集成电路布局方法包括以下步骤:
[0058]步骤401:提供半导体基底，在其上设置多个测试单元，其中，每个测试单元中包括相邻的第一焊垫组和第一 MOSFET组；以及与所述第一焊垫组和第一 MOSFET组镜像对称的第二焊垫组和第二 MOSFET组；其中，所述第一焊垫组包括3+Ν个横向排列的焊垫，所述第
二MOSFET组包括N个横向排列的MOSFET ;所述第一 MOSFET组和第二 MOSFET组相邻，所述N为大于I的整整数；
[0059]步骤402:针对每个测试单元，通过第一导线分别将第一焊垫组中的3个焊垫分别与第一 MOSFET组中的N个MOSFET的衬底、栅极、源极连接，以及分别将第一焊垫组中的剩余N个焊垫分别与第一 MOSFET组中的N个MOSFET的漏极相连；
[0060]步骤403:通过第二导线分别将第二焊垫组中的3个焊垫分别与第二 MOSFET组中的N个MOSFET的衬底、栅极、源极连接，以及分别将第二焊垫组中的剩余N个焊垫分别与第二MOSFET组中的N个MOSFET的漏极相连；所述第一导线和所述第二导线镜像对称。
[0061]进一步地，所述第一焊垫组中的焊垫等间距排列，所述第一 MOSFET组中的MOSFET等间距排列，且所述第一 MOSFET组所在的线段的垂直平分线与第一焊垫组的所在的线段的垂直平分线重合。
[0062]进一步地，所述N为大于I的偶数，且第一焊垫组中的第N/2+1个焊垫、第N/2+2个焊垫、第N/2+3个焊垫中的一个与该第一 MOSEFT组中的所有MOSEFT的栅极相连；
[0063]该第N/2+1个焊垫、第N/2+2个焊垫、第N/2+3个焊垫中没有与栅极相连的焊垫中的一个与该第一 MOSEFT组中的所有MOSEFT的源极相连；
[0064]该第N/2+1个焊垫、第N/2+2个焊垫、第N/2+3个焊垫中没有与栅极或源极相连的焊垫与该第一 MOSEFT组中的所有MOSEFT的衬底相连；
[0065]第一 MOSEFT组中的第η个MOSEFT的栅极、源极、衬底、漏极与相应焊垫之间的导线的布局与该第一 MOSEFT组中的第Ν-η+1个MOSEFT的栅极、源极、衬底、漏极与相应焊垫之间的导线的布局相同，所述η为大于等于I小于等于N的正整数。
[0066]进一步地，所述集成电路布局方法还包括:
[0067]通过第三导线将第一MOSFET的源极、栅极、衬底分别和第二MOSFET的源极、栅极、衬底相连，所述第一 MOSFET是第一 MOSFET组中的MOSFET，所述第二 MOSFET是第二 MOSFET组中的M0SFET，且第一 MOSFET和第二 MOSFET镜像对称。
[0068]实施例三
[0069]通常的，对MOSFET的匹配性进行测试的系统包括:探针卡、测试机、未封装的集成电路，探针卡用作测试接口，在将探针卡中的探针与集成电路中的焊垫接触时，可以将集成电路的电信号引出至测试机，进而由测试机对电信号的强度进行测量。本发明实施例三是在此种测试系统以及根据实施例一中测试MOSFET匹配性的集成电路布局制作出的未封装的集成电路产品，所述的对MOSFET的匹配性进行测试的方法，如图5所示，所述方法包括以下步骤:
[0070]步骤501:将探针卡中的3个探针分别与连接第一 MOSFET组中的MOSFET的栅极、源极、衬底的焊垫接触；
[0071]步骤502:通过探针对该第一 MOSFET组中的MOSFET的栅极、源极、衬底施加电压；
[0072]步骤503:将探针卡中的另一个探针与连接第一 MOSFET的漏极的焊垫接触；
[0073]步骤504:通过与探针卡相连的测试机获得该第一 MOSFET在所述电压下的漏极电流及开启电压，所述测试机用于测量与之相连的探针卡中的探针输出的电流的大小和开启电压的大小；
[0074]通过上述步骤501-步骤504完成了对所述第一 MOSFET的在施加的所述电压下的漏极电流的测试和开启电压的测试。
[0075]步骤505:将探针卡中的3个探针分别与连接第二 MOSFET组中的MOSFET的栅极、源极、衬底的焊垫接触；
[0076]步骤506:通过探针对该第二 MOSFET组中的MOSFET的栅极、源极、衬底施加所述电压；
[0077]步骤507:将探针卡中的另一个探针与连接第二 MOSFET的漏极的焊垫接触；
[0078]步骤508:通过与探针卡相连的测试机读取该第二 MOSFET在所述电压下的漏极电流及开启电压，所述第一 MOSFET和第二 MOSFET镜像对称；
[0079]通过上述步骤505-步骤508完成了对所述第二 MOSFET的在施加的所述电压下的漏极电流的测试和开启电压的测试。
[0080]步骤509:当所述第一 MOSFET在所述电压下的漏极电流与所述第二 MOSFET在所述电压下的漏极电流或开启电压不一致时，确定第一 MOSFET和第二 MOSFET不匹配。
[0081]较优的，当所述集成电路布局还包括位于半导体基板上的第三导线；所述第三导线将第一 MOSFET的源极、栅极、衬底分别和第二 MOSFET的源极、栅极、衬底相连，所述第一MOSFET是第一 MOSFET组中的MOSFET，所述第二 MOSFET是第二 MOSFET组中的MOSFET，且第一 MOSFET和第二 MOSFET镜像对称时，对由该集成电路布局制作出的未封装的集成电路进行匹配性测试时，所述测试方法如图6所示，为:
[0082]步骤601:将探针卡中的3个探针分别与连接第一 MOSFET组中的MOSFET的栅极、源极、衬底的焊垫接触；
[0083]步骤602:通过探针对该第一 MOSFET组中的MOSFET的栅极、源极、衬底施加电压；
[0084]步骤603:将探针卡中的另一个探针与连接第一 MOSFET的漏极的焊垫接触；
[0085]步骤604:通过与探针卡相连的测试机获得该第一 MOSFET在所述电压下的漏极电流及开启电压；
[0086]步骤605:将所述另一个探针与连接第二 MOSFET的漏极的焊垫接触；
[0087]由于在所述未封装的集成电路中，所述第三导线将第一 MOSFET的源极、栅极、衬底分别和第二 MOSFET的源极、栅极、衬底相连，当3个探针分别与连接第一 MOSFET组中的MOSFET的栅极、源极、衬底的焊垫接触时，该3个探针在为第一 MOSFET组中的MOSFET的栅极、源极、衬底提供电压的同时，也为第二 MOSFET组中的MOSFET的栅极、源极、衬底提供电压，因此，在本步骤605中，可以不必将3个探针分别与连接第二 MOSFET组中的MOSFET的栅极、源极、衬底的焊垫接触，减少了测试步骤，进而提高了测试效率。
[0088]步骤606:通过与探针卡相连的测试机获得该第二 MOSFET在所述电压下的漏极电流及开启电压；
[0089]步骤607:当所述第一 MOSFET在所述电压下的漏极电流与所述第二 MOSFET在所述电压下的漏极电流或开启电压不一致(也即不相同)时，确定第一 MOSFET和第二 MOSFET不匹配。
[0090]进一步的，为了提高测试效率，所述测试方法如图7所示，为:
[0091]步骤701-步骤706，所述步骤701-步骤706与步骤601-步骤606相同。
[0092]步骤707:将所述另一个探针与连接第三MOSFET的漏极的焊垫接触，所述第三MOSFET是第一 MOSFET组中的MOSFET，且若第一 MOSFET为第一 MOSFET组中的第η个MOSFET,则第三 MOSFET 是第一 MOSFET 组中的第 Ν-η+1 个 MOSFET ；
[0093]步骤708:通过与探针卡相连的测试机获得该第三MOSFET在所述电压下的漏极电流及开启电压；
[0094]步骤709:将所述另一个探针与连接第四MOSFET的漏极的焊垫接触，所述第四MOSFET是第二 MOSFET组中的MOSFET，且若第二 MOSFET为第二 MOSFET组中的第η个MOSFET,则第四 MOSFET 是第二 MOSFET 组中的第 Ν-η+1 个 MOSFET ；
[0095]步骤710:通过与探针卡相连的测试机获得该第四MOSFET在所述电压下的漏极电流及开启电压；
[0096]步骤711:当所述第一 MOSFET在所述电压下的漏极电流、所述第二 MOSFET在所述电压下的漏极电流、所述第三MOSFET在所述电压下的漏极电流、所述第四MOSFET在所述电压下的漏极电流均不相同时，确定第一 MOSFET、第二 MOSFET、第三MOSFET、第四MOSFET不匹配；
[0097]当所述四个MOSFET中有两个MOSFET在所述电压下的漏极电流均相同时，确定其余两个MOSFET与所述两个MOSFET不匹配；
[0098]当所述四个MOSFET中有三个MOSFET在所述电压下的漏极电流均相同时，确定其余一个MOSFET与所述三个MOSFET不匹配。
[0099]实际应用中，可以利用上述方法测试对尺寸不同的测试单元的MOSFET进行测试，当可通过探针及焊垫对测试单元中的MOSFET的栅极、衬底、源极施加不同的电压，使MOSFET工作在线性区或饱和区，并对测试到的大量结果利用数学统计方法进行分析，得到MOSFET的电性参数特性。
[0100]针对测试单元中某一尺寸的所有NM0SFET测试后，可以将获得在NM0SFET工作在线性区或工作在饱和区时，在一定的栅极电压Vg下的第一 MOSFET组中的第η个NM0SFET的漏极电流Ilnds、第二 MOSFET组中的第η个NM0SFET的漏极电流I2nds,将I2nds与Ilnds做差，得到样本」Us，所述η为大于等于I小于等于N的正整数，计算样本ZllMs、」l2ds、」l3ds...」lNds的修正方差；
[0101]对不同尺寸的NM0SFET测试后，利用上述方法可得到在所述Vg下的针对该尺寸的修正方差，进而将这些数据对(尺寸，修正方差)进行线性拟合，即可得到NM0SFET的电信分布特性。
[0102]显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
【权利要求】
1.一种测试金属氧化物场效应管MOSFET匹配性的集成电路布局，其特征在于，包括:位于同一半导体基板上的至少一个测试单元； 所述测试单元包括:位于半导体基底上相邻的第一焊垫组和第一 MOSFET组； 以及位于所述半导体基底上与所述第一焊垫组和第一 MOSFET组镜像对称的第二焊垫组和第二 MOSFET组；其中，所述第一 MOSFET组和第二 MOSFET组相邻，所述第一焊垫组包括3+N个横向排列的焊垫，所述第一 MOSFET组包括N个横向排列的M0SFET，所述N为大于I的正整数； 以及位于半导体基板上的材质的第一导线和第二导线，所述第一导线分别将第一焊垫组中的3个焊垫分别与第一 MOSFET组中的N个MOSFET的衬底、栅极、源极连接，并分别将第一焊垫组中的剩余N个焊垫分别与第一 MOSFET组中的N个MOSFET的漏极相连；所述第二导线分别将第二焊垫组中的3个焊垫分别与第二 MOSFET组中的N个MOSFET的衬底、栅极、源极连接，并分别将第二焊垫组中的剩余N个焊垫分别与第二 MOSFET组中的N个MOSFET的漏极相连，且所述第二导线和所述第一导线镜像对称。
2.如权利要求1所述的集成电路布局，其特征在于， 所述第一焊垫组中的焊垫等间距排列，所述第一 MOSFET组中的MOSFET等间距排列，且所述第一 MOSFET组所在的线段的垂直平分线与第一焊垫组的所在的线段的垂直平分线重 合
3.如权利要求2所述的集成电路布局，其特征在于，所述N为大于I的偶数，且第一焊垫组中的第N/2+1个焊垫、第N/2+2个焊垫、第N/2+3个焊垫中的一个与该第一 MOSEFT组中的所有MOSEFT的栅极相连； 该第N/2+1个焊垫、第N/2+2个焊垫、第N/2+3个焊垫中没有与栅极相连的焊垫中的一个与该第一 MOSEFT组中的所有MOSEFT的源极相连； 该第N/2+1个焊垫、第N/2+2个焊垫、第N/2+3个焊垫中没有与栅极或源极相连的焊垫与该第一 MOSEFT组中的所有MOSEFT的衬底相连； 第一 MOSEFT组中的第η个MOSEFT的栅极、源极、衬底、漏极与相应焊垫之间的导线的布局与该第一 MOSEFT组中的第Ν-η+1个MOSEFT的栅极、源极、衬底、漏极与相应焊垫之间的导线的布局相同，所述η为大于等于I小于等于N的正整数。
4.如权利要求2或3所述的集成电路布局，其特征在于，所述集成电路布局还包括位于半导体基板上的第三导线； 所述第三导线将第一MOSFET的源极、栅极、衬底分别和第二MOSFET的源极、栅极、衬底相连，所述第一 MOSFET是第一 MOSFET组中的MOSFET，所述第二 MOSFET是第二 MOSFET组中的M0SFET，且第一 MOSFET和第二 MOSFET镜像对称。
5.一种测试金属氧化物场效应管MOSFET匹配性的集成电路布局方法，其特征在于，所述集成电路布局方法包括: 提供半导体基底，在其上设置多个测试单元，其中，每个测试单元中包括相邻的第一焊垫组和第一 MOSFET组；以及与所述第一焊垫组和第一 MOSFET组镜像对称的第二焊垫组和第二 MOSFET组；其中，所述第一 MOSFET组和第二 MOSFET组相邻，所述第一焊垫组包括3+Ν个横向排列的焊垫，所述第二 MOSFET组包括N个横向排列的MOSFET ;所述N为大于I的整整数；针对每个测试单元，通过第一导线分别将第一焊垫组中的3个焊垫分别与第一 MOSFET组中的N个MOSFET的衬底、栅极、源极连接，以及分别将第一焊垫组中的剩余N个焊垫分别与第一 MOSFET组中的N个MOSFET的漏极相连；通过第二导线分别将第二焊垫组中的3个焊垫分别与第二 MOSFET组中的N个MOSFET的衬底、栅极、源极连接，以及分别将第二焊垫组中的剩余N个焊垫分别与第二 MOSFET组中的N个MOSFET的漏极相连；所述第一导线和所述第二导线镜像对称。
6.如权利要求5所述的集成电路布局方法，其特征在于， 所述第一焊垫组中的焊垫等间距排列，所述第一 MOSFET组中的MOSFET等间距排列，且所述第一 MOSFET组所在的线段的垂直平分线与第一焊垫组的所在的线段的垂直平分线重
7.如权利要求6所述的集成电路布局方法，其特征在于，所述N为大于I的偶数，且第一焊垫组中 的第N/2+1个焊垫、第N/2+2个焊垫、第N/2+3个焊垫中的一个与该第一 MOSEFT组中的所有MOSEFT的栅极相连； 该第N/2+1个焊垫、第N/2+2个焊垫、第N/2+3个焊垫中没有与栅极相连的焊垫中的一个与该第一 MOSEFT组中的所有MOSEFT的源极相连； 该第N/2+1个焊垫、第N/2+2个焊垫、第N/2+3个焊垫中没有与栅极或源极相连的焊垫与该第一 MOSEFT组中的所有MOSEFT的衬底相连； 第一 MOSEFT组中的第η个MOSEFT的栅极、源极、衬底、漏极与相应焊垫之间的导线的布局与该第一 MOSEFT组中的第Ν-η+1个MOSEFT的栅极、源极、衬底、漏极与相应焊垫之间的导线的布局相同，所述η为大于等于I小于等于N的正整数。
8.如权利要求6或7所述的集成电路布局方法，其特征在于，所述集成电路布局方法还包括: 针对每个测试单元，通过第三导线将第一 MOSFET的源极、栅极、衬底分别和第二MOSFET的源极、栅极、衬底相连，所述第一 MOSFET是第一 MOSFET组中的M0SFET，所述第二MOSFET是第二 MOSFET组中的M0SFET，且第一 MOSFET和第二 MOSFET镜像对称。
9.一种利用权利要求1-3任一所述的集成电路布局对MOSFET的匹配性进行测试的方法，其特征在于，所述方法包括: 将探针卡中的3个探针分别与连接第一 MOSFET组中的MOSFET的栅极、源极、衬底的焊垫接触； 通过探针对该第一 MOSFET组中的MOSFET的栅极、源极、衬底施加电压； 将探针卡中的另一个探针与连接第一 MOSFET的漏极的焊垫接触； 通过与探针卡相连的测试机获得该第一 MOSFET在所述电压下的漏极电流及开启电压，所述测试机用于测量与之相连的探针卡中的探针输出的电流的大小； 将探针卡中的3个探针分别与连接第二 MOSFET组中的MOSFET的栅极、源极、衬底的焊垫接触； 通过探针对该第二 MOSFET组中的MOSFET的栅极、源极、衬底施加所述电压； 将探针卡中的另一个探针与连接第二 MOSFET的漏极的焊垫接触； 通过与探针卡相连的测试机读取该第二 MOSFET在所述电压下的漏极电流及开启电压，所述第一 MOSFET和第二 MOSFET镜像对称；当所述第一 MOSFET在所述电压下的漏极电流与所述第二 MOSFET在所述电压下的漏极电流或开启电压不一致时，确定第一 MOSFET和第二 MOSFET不匹配。
10.如权利要求9所述的方法，其特征在于，当所述集成电路布局还包括位于半导体基板上的第三导线；所述第三导线将第一 MOSFET的源极、栅极、衬底分别和第二 MOSFET的源极、栅极、衬底相连，所述第一 MOSFET是第一 MOSFET组中的M0SFET，所述第二 MOSFET是第二 MOSFET组中的M0SFET，且第一 MOSFET和第二 MOSFET镜像对称时，所述方法为: 将探针卡中的3个探针分别与连接第一 MOSFET组中的MOSFET的栅极、源极、衬底的焊垫接触； 通过探针对该第一 MOSFET组中的MOSFET的栅极、源极、衬底施加电压； 将探针卡中的另一个探针与连接第一 MOSFET的漏极的焊垫接触； 通过与探针卡相连的测试机获得该第一 MOSFET在所述电压下的漏极电流及开启电压，所述测试机用于测量与之相连的探针卡中的探针输出的电流的大小； 将所述另一个探针与连接第二 MOSFET的漏极的焊垫接触； 通过与探针卡相连的测试机获得该第二 MOSFET在所述电压下的漏极电流及开启电 压； 当所述第一 MOSFET在所述电压下的漏极电流与所述第二 MOSFET在所述电压下的漏极电流或开启电压不一致时，确定第一 MOSFET和第二 MOSFET不匹配。
【文档编号】G01R31/26GK103837809SQ201210484452
【公开日】2014年6月4日 申请日期:2012年11月23日 优先权日:2012年11月23日
【发明者】文燕, 陈建国, 潘光燃, 张枫, 李娜 申请人:北大方正集团有限公司, 深圳方正微电子有限公司