并行并发测试系统和方法

并行并发测试系统和方法
【专利摘要】提供了一种并行并发测试（PCT）系统，该系统用于进行半导体器件的并行并发测试。该PCT系统包括取放（PnP）处理机，该拾放处理机用于接合所述半导体器件并沿着测试平面输送所述半导体器件，该PnP处理机包括至少一个操纵器。该PCT系统还包括被测器件接口板（DIB）和测试机，该DIB包括：用于所述半导体器件的宽边（BS）测试的宽边测试插槽，所述宽边测试使用半导体器件引脚总数的至少一半的引脚；和用于可测试性设计（DFT）测试的多个DFT测试插槽，该DFT测试使用少于所述半导体器件引脚总数的一半的引脚，该测试机与所述DIB电接触以根据步进模式测试协议测试所述半导体器件。
【专利说明】并行并发测试系统和方法
[0001]相关申请的交叉参考
[0002]本申请要求2011年5月19日提交的名称为“Parallel Concurrent Test Systemand Method (并行并发测试系统和方法)”的美国临时专利申请N0.61/487，993的优先权，这里将其内容全部结合于此。
【技术领域】
[0003]本公开涉及自动化制造系统和方法，具体是涉及用于半导体测试和制造质量控制的自动化机器人半导体设备系统，其中降低了索引定时延迟和总体测试时间。
【背景技术】
[0004]自动化制造设备已经使得许多行业中的制造过程流水化。而且，这种自动化增加了可靠性和效果。自动化的弊端是设备操作中的定时延迟。具体地说，如果涉及到昂贵的制造设备，则诸如在传送被测器件时的机械运动过程中设备操作的延迟，因为机械操纵、重置等过程中的闲置或非测试使用时期而限制了对这种设备成本的回报率。因此，在制造技术和操作中已经有推动力来限制其中昂贵测试设备闲置不执行可应用测试功能的时间。
[0005]在半导体制造中，半导体器件测试设备是昂贵资本设备。传统上，这种测试设备包括用于处理正在进行测试的器件的机器人操纵器。这种机器人操纵器一般被称为“处理机”，并且典型地由一个或更多个称为“操纵器”的机械臂构成。操纵器机械地抓取用于测试的器件、将该器件插入接口测试板并向测试机发出测试开始信号。测试机然后对器件进行测试并向处理机返回测试结果和测试结束信号，测试结束信号使处理机将器件部署在用于保持测试了的器件的后测试盘或容器中。只要处理机感测到还有可用器件进行测试，该过程就重复。该系统总体上有时被称为“测试单元”。
[0006]在处理机部署刚刚测试了的器件并将该器件替换为待测试的下一个器件所需的时间过程中，测试机基本保持闲置。对于具体测试机和系统来说，该闲置时间有时被称为“索引时间(index time)”，并涉及到等待测试和已经测试的器件的机械操纵。这些机械操纵在操作速度上受到诸多因素限制，这些因素例如包括用于确保待测试器件不受损坏、污染、掉落等的物理和速度约束。
[0007]对于具体器件、测试、测试机和系统来说，测试器件所需的时间有时被称为“测试时间”。当系统以制造容量操作时，其或者在索引时间过程中进行索引或在测试时间过程中进行测试。
[0008]以前，测试设备制造商在制造设备设计时已经集中努力减少索引时间，以增加机械操作的速度。尽管随着时间已经显著地增加了处理测试器件的机械操作速度，但是仍需要有相当的机械索引时间来在测试之间通过机器人处理机操纵测试器件。此外，随着机械操纵设备操作速度的增加，用于该设备的成本，包括校准、更换频率、维护、零部件等也增力口。假定在加速许多类型的测试器件和处理机的机械操纵中必须解决的约束和预防措施，进一步加速机械操作受到经济和物理障碍。[0009]在任何情况下，降低索引时间能够提供测试设备投资的更大回报率，特别是在测试设备昂贵的情况下。因此，在制造环境中进一步降低测试操作中涉及的索引时间将是现有技术中显著的进步。特别在半导体制造中，如果在半导体设备的测试中降低索引时间，则可获得经济上的其他收益和好处。提供实现降低索引时间的新的改进系统和方法，并且无需对器件处理机的现有机械操作以及用于测试的类似机器人或自动化部件进行大的改变或新的研发，也将是一种改进。在本发明人的其他专利中公开了由本发明人作出的降低自动化机器人半导体测试的索引时间的最近一些改进的示例，这些专利包括:美国专利N0.7，183，785B2，美国专利 N0.7，508，191B2 和美国专利 N0.7，619，432B2。
[0010]除了以上讨论的降低索引时间的优点之外，提供一种用于设置和配置用于自动化机器人半导体测试设备的控制系统的新的改进系统和方法也是一种进步，这进一步降低了与自动化机器人半导体测试设备相关联的测试操作的成本、复杂性、索引时间和停机时间。例如，传统的自动化半导体测试设备通常都是串行化的，其中各个单独测试都是顺序地执行的。串行化测试的主要原因包括限制一次进行的测试数量和复杂性的热问题，以及非串行化测试的实现复杂性。另外，传统的可测试性设计(DFT)测试一般在运行时需要对测试器件进行专门控制，因而妨碍同一时间执行任何其他非DFT测试。
[0011]图1A中示出了常规的标准流程测试单元100的图示。该常规的标准流程测试单元100传统上包括自动测试设备(ATE)测试系统101，该自动测试设备(ATE)测试系统101以高速操作并且特征在于具有高引脚数量。该常规的标准流程测试单元100传统上还包括单插槽被测器件(DUT)板102，该单插槽被测器件板102与常规的处理机103进行接口。在常规的标准流程测试单元100中，未测试的半导体器件104被顺序地输入到常规的标准流程测试单元100中，被顺序地测试，然后作为测试过的半导体器件105顺序地输出。图1B中示出了常规的标准流程测试单元100的顺序测试布置的图示。图1B示出了在常规的标准流程测试单元中串行地执行的顺序测试次序。如其中所示，测试从第一测试即测试I到最后测试即测试N顺序地排序。
[0012]在上述常规的标准流程测试单元100中，所有半导体测试都被串行化，其中每个连续的测试都以设定顺序进行。尽管常规的标准流程测试单元100提供了一定的优点，但是其也具有显著的缺点。优点是实现起来相对简单，并且具有较短的开发时间。它还易于维护、调试和修改，并且在实质上所有的半导体测试系统上运行。然而，显著的缺点包括需要较长的测试时间，这是由于测试单元的自动测试设备系统101的利用率相对较差。结果，该常规的标准测试单元100提供了较低的生产量，从而导致较高的半导体测试成本。

【发明内容】

[0013]提供了一种使用自动化机器人半导体测试设备进行并行并发测试(PCT)的系统和方法。如这里所使用的，PCT测试通常是指将用于具有高引脚数量和相应长的测试时间的复杂半导体器件的典型顺序测试流程重新构造成利用并行并发测试的更有效的测试流程，从而使得测试时间显著缩短。PCT测试涵盖通过在单个集成处理机上运行测试来有效执行的两阶段测试流程。该集成处理机能够被构造成标准测试数据(STD)处理机。通过将该处理机构造成为双操纵器(DM)处理机甚至能够获得更大的操作效率。这些构造允许PCT测试单元实现相当的益处，包括减少测试时间，增加测试装置利用率以及增加测试单元的生产量。[0014]鉴于上述内容，设想了各种实施方式。根据本公开的一个实施方式，提供了一种用于测试半导体器件的并行并发测试系统。该并行并发测试系统包括拾放(PnP)处理机，该拾放处理机用于接合所述半导体器件并沿着测试平面输送所述半导体器件，该PnP处理机包括至少一个操纵器，该至少一个操作器沿着与所述测试平面平行定位的轨道运动，该操纵器具有多个操纵器夹盘，所述多个操纵器夹盘用于选择性地拾取、保持和放下位于所述测试平面上的规定位置的指定半导体器件。该并行并发测试系统还包括被测器件接口板(DIB)，该DIB包括:用于所述半导体器件的宽边(BS)测试的宽边测试插槽，所述宽边测试使用半导体器件引脚总数的至少一半的引脚；和用于可测试性设计(DFT)测试的多个DFT测试插槽，该DFT测试使用少于所述半导体器件引脚总数的一半的引脚。该并行并发测试系统进一步包括测试机，该测试机与所述DIB电接触以根据步进模式测试协议测试所述半导体器件，其中每个半导体在被放置在所述宽边测试插槽中之后经受宽边测试，并且在被放置在所述多个DFT测试插槽中的至少一个中之后经受DFT测试。
[0015]在所述并行并发测试系统的另一个实施方式中，所述步进模式测试协议被构造成选择性地使所述测试机并行并发地执行放置在所述宽边测试插槽内的半导体器件的宽边测试和放置在所述多个DFT测试插槽中的一个内的半导体器件的DFT测试。
[0016]在所述并行并发测试系统的又一个实施方式中，所述步进模式测试协议被构造成选择性地使所述测试机并行并发地执行放置在所述宽边测试插槽内的半导体器件的宽边测试和放置在所述多个DFT测试插槽中的至少一个内的半导体器件和放置在所述多个DFT测试插槽中的另一个内的半导体器件的DFT测试。
[0017]在所述并行并发测试系统的一个实施方式中，所述步进模式测试协议被构造成选择性地使所述测试机在至少两个不同的DFT测试中执行所述DFT测试，且当指定半导体器件被放置在所述多个DFT测试插槽中的一个内时所述测试机在指定半导体器件上执行第
一DFT测试，而在所述指定半导体器件被放置在所述多个DFT测试插槽中的另一个内时在所述指定半导体器件上进行第二 DFT测试。
[0018]在所述并行并发测试系统的另一个实施方式中，所述PnP处理机被构造成为具有单个操纵器的标准测试数据(STD)处理机。
[0019]在所述并行并发测试系统的另一个实施方式中，所述被测器件接口板(DIB)包括所述宽边测插槽和三个DFT测试插槽。
[0020]所述并行并发测试系统的一个实施方式包括位于所述测试机和DIB之间的开关，其中所述测试机控制所述开关，使得在执行所述步进模式测试协议过程中的任何时间，所述三个DFT测试插槽中都只有两个与所述测试机电接触。
[0021]在所述并行并发测试系统的另一个实施方式中，所述STD处理机操纵器在所述测试平面上的指定第一位置拾取未测试半导体器件，将所述未测试半导体器件输送到所述DIB以由所述测试机进行测试，并且将已经完成了并行并发的宽边测试和DFT测试的半导体器件放在所述测试平面上的指定第二位置。
[0022]在所述并行并发测试系统的另一个实施方式中，所述PnP处理机被构造成具有两个操纵器的双操纵器(DM)处理机，且使得所述测试机能够不同时地操作所述两个操纵器。
[0023]在所述并行并发测试系统的实施方式中，所述被测器件接口板(DIB)包括所述宽边测试插槽和两个DFT测试插槽。[0024]在所述并行并发测试系统的另一个实施方式中，第一 DM处理机操纵器在所述测试平面上的指定第一位置拾取未测试半导体器件，并将所述未测试半导体器件输送到所述DIB以由所述测试机进行测试，并且第二 DM处理机操纵器将已经完成了所述并行并发宽边测试和所述DFT测试的半导体器件输送到所述测试平面上的指定第二位置，所述半导体器件被放在该指定第二位置。
[0025]所述并行并发测试系统的又一个实施方式包括:测试管理控制系统，该测试管理控制系统追踪运动经过所述并行并发测试系统的每个半导体器件的位置和测试状态，将每个半导体器件的所有宽边测试结果和DFT测试结果相互关联，并且将复合测试结果存储在复合测试结果数据库中。
[0026]在所述并行并发测试系统的实施方式中，所存储的复合测试结果数据库能在所述并行并发测试系统的位置处在本地访问，并且能通过网络从所述并行并发测试系统的位置之外的位置远程访问。
[0027]另一个实施方式提供了一种使用测试单元在半导体器件上进行并行并发测试的方法，该测试单元包括处理机、被测器件接口板(DIB)和测试机。该方法包括由所述处理机的操纵器在指定拾取位置拾取一未测试半导体器件，沿着测试平面将所述未测试半导体器件输送到所述DIB。该方法还包括由所述测试机基于步进模式测试协议对所述未测试半导体器件和至少一个其他半导体器件进行并发并行测试，该并发并行测试包括使用所述未测试半导体器件的半导体器件引脚总数的至少一半的引脚的宽边测试以及所述至少一个其他半导体器件的使用少于所述至少一个其他半导体器件的半导体器件引脚总数的一半的引脚的可测试性设计(DFT)测试。该方法进一步包括将既完成了宽边测试又完成了 DFT测试的半导体器件沿着所述测试平面输送到指定放下位置。
[0028]在所述方法的另一个实施方式中，进行并发并行测试包括所述未测试半导体器件的宽边测试、第一其他半导体器件的第一部分DFT测试、以及第二其他半导体器件的第二部分DFT测试，所述第一部分DFT测试和所述第二部分DFT测试包括不同的测试。
[0029]在所述方法的一个实施方式中，进行所述并发并行测试包括使用设置在所述DIB上的单个宽边测试插槽进行所有宽边测试以及在所述并发并行测试过程中的任何时间使用设置在所述DIB上的三个DFT测试插槽中的仅两个插槽进行所述第一部分DFT测试和所述第二部分DFT测试。
[0030]在所述方法的另一个实施方式中，进行所述并发并行测试包括使用设置在所述DIB上的单个宽边测试插槽进行所有宽边测试以及在所述并发并行测试过程中的任何时间使用设置在所述DIB上的仅两个DFT测试插槽二者进行所述第一部分DFT测试和所述第二部分DFT测试。
[0031]在另一个实施方式中，提供了一种使用静止探针卡执行位于半导体晶片上的半导体晶元的并行并发测试的方法。该方法包括使所述半导体晶片相对于所述静止探针卡定位，使得第一晶元与设置在所述探针卡上的宽边探针位点接触，使得第二晶元与设置在所述探针卡上的三个可测试性设计(DFT)探针位点中的一个接触，并使得第三晶元与设置在所述探针卡上的所述三个DFT探针位点中的另一个接触。该方法还包括:切换所述探针卡上的开关，使得半导体测试机连接至所述三个DFT探针位点中的与所述第二晶元和所述第三晶元接触的两个探针位点；以及根据由测试机执行的步进模式协议进行所述第一晶元、所述第二晶元和所述第三晶元的并发并行测试，所述并发并行测试包括在所述第一晶元上进行宽边测试，在所述第二晶元上进行第一 DFT测试和在所述第三晶元上进行第二 DFT测试，所述宽边测试使用第一晶元引脚总数的至少一半的引脚，所述第一 DFT测试和所述第
二DFT测试中的每个都使用比所述第二晶元和所述第三晶元的半导体引脚总数的一半少的引脚。该方法进一步包括在完成所述并发并行测试之后将所述半导体晶片相对于所述静止探针卡重新定位。
[0032]在所述方法的又一个实施方式中，所述第一 DFT测试和所述第二 DFT测试包括不同的测试。
[0033]所述方法的一个实施方式进一步包括由所述探针卡以预定次序测试位于半导体晶片上的所有半导体晶元，直到位于所述半导体晶片上的所有半导体晶元都已经经受所述宽边测试、所述第一 DFT测试和所述第二 DFT测试。
[0034]附加的实施方式包括方法和非暂时性计算机可读介质，所述方法和非暂时性计算机可读介质包括与在以上描述的系统和方法的实施方式中阐述的特征类似的特征。
【专利附图】

【附图说明】
[0035]图1A示出了用于半导体器件的常规的标准流程测试单元；
[0036]图1B示出了用于半导体器件的常规的标准流程测试单元的顺序测试布置；
[0037]图2A示出了用于半导体器件的并发测试过程的示例性图示；
[0038]图2B示出了用于半导体器件的并发和串行测试过程的示例性图示；
[0039]图3示出了使用标准测试数据(STD)处理机进行并行并发测试(PCT)的构思；
[0040]图4示出了利用DM处理机的PCT测试的示例性图示；
[0041]图5A示出了利用两个独立的处理机和两个独立的测试机的PCT测试系统；
[0042]图5B示出了利用单个处理机和单个测试机的PCT测试的集成系统；
[0043]图6示出了集成式PCT两阶段测试单元的示例性构造；
[0044]图7A示出了没有DFT的示例性半导体测试程序顺序；
[0045]图7B示出了具有DFT的示例性半导体测试程序顺序；
[0046]图8A、8B和SC示出了用于将标准顺序测试流程改变成并发测试流程的三个方案；
[0047]图8D示出了用于利用具有两个操纵器的DM处理机进行PCT测试的高效方案；
[0048]图9提供了使用具有单个操纵器的STD门架处理机的ATE测试单元的示例性图示；
[0049]图9A至9K渐进地示出了利用具有单个操纵器的STD门架处理机的半导体测试单元PCT步进模式；
[0050]图10和IOA提供了使用具有双操纵器的DM门架处理机的ATE测试单元的示例性图示；
[0051]图1OB至IOR渐进地示出了利用具有双操纵器的DM门架处理机的半导体测试单元PCT步进模式；
[0052]图11提供了半导体晶片和具有多探针位点的对应探针卡的示例性图示；
[0053]图1lA至IlG渐进地示出了用于半导体晶片的探针卡步进模式；以及[0054]图12示出了可以在实现这里描述的半导体测试中利用的计算机系统的示例。【具体实施方式】
[0055]鉴于上述内容，本公开因而旨在通过其各种方面中的一个或更多个方面、实施方式和/或具体特征或子部件带来以下具体指出的一个或更多个优点。本公开提供了一种使用自动化机器人半导体测试设备进行高效并行并发测试(PCT)半导体测试的控制系统和相关方法。
[0056]总体上，这里所公开的示例性实施方式涉及被测试的半导体器件，这些半导体器件的特征通常在于具有高复杂性和高引脚数量。这种半导体器件传统上需要较长测试时间。另外，这里所称的处理机通常是指拾放(PnP)处理机而不是重力馈送处理机。
[0057]在图2A中示出了并发测试过程的一个非限制性示例性图示。在该图中，测试2和测试3并发执行，像测试4和测试5 —样。另外，在图2A的右侧，测试N - 3的单独执行是需要在测试N- 2执行之前进行的测试的示例。换言之，测试N-3和测试N- 2不能并发进行，因为测试N- 2在被执行之前需要测试N-3完成。当与之前描述的顺序地执行每个测试的传统标准流程测试单元相比时，以这种方式进行半导体器件并发测试给ATE提供了更好的利用率，因而缩短了总体测试时间。然而，这种形式的并发测试无法在所有测试系统上进行，并且由于由并发测试引起的增加热产生了热管理问题。相反，与之前描述的传统标准流程测试单元相比，这种类型的并发测试将需要更复杂昂贵的ATE系统，并且需要更高维护。
[0058]图2B提供了用于半导体器件的并发串行测试过程的示例性图示。在这种形式的同时并发测试中，在各个半导体器件上并发地执行同样的测试，并且并行地横跨同一测试单元上的多个器件执行。在这种形式的测试中，在两个不同的半导体器件上同时进行半导体器件的并发测试(类似于图2A中所示)。换言之，同样的测试以同样的次序在相同的半导体器件上进行。尽管同时并发测试更好地利用了 ATE系统，但是也存在许多与之前描述的半导体器件的并发测试同样的问题。另外，高引脚数量的半导体器件受限于能够并发测试多少个器件。典型地，在一个ATE上同时并发测试的半导体器件不超过两个。
[0059]在图3中提供了使用标准测试数据(STD)处理机进行并行并发测试(PCT)的概念的图示。在这种形式的并发测试中，在同一个测试单元ATE系统上并行执行两个或更多个半导体器件的不同测试，其中至少一些不同测试在同一时间执行。在图3中示出了利用STD处理机进行的并行并发测试的示例性图示。在该图中，两个不同的半导体器件，即半导体器件I和半导体器件2在同一时间执行测试。然而，两个不同的半导体器件中的每个都经受不同的测试。例如，在图3中，测试I正在器件I上执行，而测试N - 3同时正在半导体器件2上执行。类似地，测试4和5在与测试N正在半导体器件2上执行的同一时间正在半导体器件I上并发执行。
[0060]这种利用STD处理机的并行并发测试与之前描述的并发测试形式相比提供了 ATE系统的更好利用率，并且减轻了测试过程中的热管理问题，这是因为不同的测试在不同的半导体器件上进行。这种形式的并发测试还允许与宽边(tooadside)测试并发执行可测试性设计(DFT)测试。因而，这种形式的测试与之前描述形式的并发测试相比减少了每个半导体器件的总体测试时间。[0061]DFT是指一种测试种类，该测试种类基于仅仅使用少数几个引脚来测试半导体器件的大部分。这些测试依赖于在器件内设计的支持测试的内部电路。进出半导体器件的数据流通常是低速的并且是串行格式。DFT引脚通常与应用引脚复用，因而DFT测试常常无法与宽边测试并行执行。另外，DFT测试通常消耗较高水平的功率。结果，DFT测试产生大量热，并且需要热管理以防止在DFT测试期间发生热逃逸和过热。另外，DFT测试频率与应用测试频率不同。因而，需要专门类型的测试机来在同一时间运行DFT测试和宽边测试。需要多个时钟域来用于DFT测试和宽边测试的同时执行。
[0062]宽边测试的示例包括:连通性(开路和短路)；高阻抗输入泄漏；电压阈值(VIH、VIL, VOH、V0L);耗用电流；全速功能测试和速度分类功能测试；强力功能测试(全命令集)；应用模拟功能测试；并行存储器接口(DDR)测试；RX-TX数据整体性检查(CRC检查)；和参数和模拟测试。
[0063]利用STD处理机的并行并发测试的操作缺点在于，每个测试的测试时间等于用于被并发测试的半导体中的每个测试的最长测试时间。该特征是因为STD处理机不能独立地存放DUT。换言之，经受并发测试的所有半导体器件在一组测试了的半导体器件分级之前必须等待最长测试时间。该特征的一个示例也在图3中示出，其中在两个不同的半导体器件上并发进行的测试在同一时间开始和停止。例如，测试2、测试3、测试N -1和测试N — 2都在同一时间开始和停止，这对正在执行的四个测试来说是最长执行时间。
[0064]另一种形式的并行并发测试利用双操纵器(DM)处理机来代替STD处理机。这种利用DM处理机的构造也允许与宽边测试并发地执行DFT测试，但是可能具有更大效率。图4中示出了一种利用DM处理机的并行并发测试的示例性图示。在该图中，并发测试包括并发地进行半导体器件I的宽边(BS)测试、半导体器件I的DFT测试以及半导体器件2的DFT测试。在半导体器件I上完成BS测试之后但是在半导体I和半导体器件2上完成并发DFT测试之前，开始半导体器件2的BS测试。在稍后的时间点，在半导体器件2上的BS测试完成之前，半导体器件I和半导体器件2的并发DFT测试达到结束，半导体器件2上的BS测试继续进行直到完成。
[0065]与并行并发测试一起使用的DM处理机的特征包括具有PnP设计、用于高功率宽边测试的热管理以及针对大轮廓高引脚数量封装的改变套件。另外，DIM处理机包括用于每个操纵器的异步测试开始以及用于每个操纵器的异步测试结束信号和装箱。该PCT系统还将包括两个或更多个完全异步PnP操纵器。在该PCT系统中包括输送系统，其中第一操纵器的输出队列将其输出器件放置在该输送系统上，而第二操纵器对其输入器件投入测试。输送系统还包括其中由任何操纵器保持的半导体器件都可以被拾取和放置在DM上的任何插槽位点的部位。此外，该PCT系统包括控制系统，该控制系统追踪运动通过处理机的每个半导体器件，并基于横跨两个操纵器的分级来存放每个半导体器件。该构造包括计数器、含有半导体编号和每个操纵器处的分级状态的先入先出(FIFO)队列、以及用于每个半导体器件的FIFO队列分级数据的逻辑与(AND)操作。该控制系统使得最终分级结果能够与第一阶段结果和第二阶段结果相互关联。
[0066]一种类型的PCT系统是集成式系统，这种系统包括两个完全独立的处理机、两个完全独立的测试机、和传递过程，通过该传递过程来自一个处理机的输出被提供给另一个处理机的输入。该传递过程可以自动进行或通过操作员手动进行。该集成式系统还包括用于追踪横跨两个处理机的分级的过程。另外，该集成式系统包括一个用于宽边(BS)测试的DIB、一个用于DFT测试的DIB、对应的测试从标准设计中提取。因而，该BS测试程序能够从标准测试程序提取相关测试，并且DFT测试程序能够从标准测试程序提取相关测试。另外，异步测试开始信号利用两个独立的处理机给出，异步测试结束信号和分级利用两个独立的测试机给出。该集成式系统还包括用于组成复合结果日志的过程，其中这两个完全集成的测试机中的每个都写下其自己的STDF文件，该STDF文件然后被合并到复合结果日志。该复合结果日志然后存储在储存器中并且可被选择性地获取以用于分析和报告之目的。获取和分析复合结果日志可以在本地进行或通过由计算机系统借助于网络访问该复合日志而远程地进行。
[0067]与之前关于图1A和图1B讨论的标准流程测试单元相反，在图5A和图5B中示出了两种形式的PCT测试系统。在图5A中，示出了利用两个独立的处理机和两个独立的测试机的用于PCT测试的系统，该系统既包括并发测试又包括并行测试。图5A示出了正被输入到ATE测试系统内以进行宽边(BS)测试的未测试半导体器件。该ATE测试系统的特征通常在于高速操作、利用高引脚数量并且具有高成本。该ATE测试系统通常包括单插槽DUT板以及具有热控制的高成本温控处理机。该ATE测试系统输出被部分测试的半导体器件。
[0068]在这一点上，被部分测试的半导体器件被传递到DFT测试系统进行DFT测试。ATE测试系统和DFT测试系统之间的传递可以手动或以自动方式进行。DFT测试系统的特征一般是以低速操作，利用地引脚数量并且具有相对较低的成本。DFT测试系统一般还包括双插槽DUT板和低成本处理机。在完成DFT测试之后，DFT测试系统将已被完全测试的半导体器件输出。
[0069]图5B示出了利用单个处理机和单个测试机的集成式PCT测试系统。该集成式PCT测试系统利用单个DM处理机与DFT测试并发地对半导体器件进行顺序BS测试。在该构造中，未测试半导体器件被输入到该集成式PCT测试系统中，该系统对半导体器件进行所有需要的BS测试和DFT测试，之后半导体器件被从该集成式PCT测试系统输出。该集成式PCT测试系统的特征一般在于以高速操作，利用高引脚数量并具有相对高的成本。该集成式PCT测试系统包括三插槽DUT板和具有双操纵器的温控处理机。操作优点包括更高生产量、低的总成本、低的复杂性和更小的物理占地面积，这与传统测试系统相比得到了更高的效率。
[0070]图6中示出了集成式PCT两阶段测试单元的示例性构造。该集成式PCT测试单元包括双操纵器(DM)处理机601，该双操纵器处理机包括第一操纵器和控制器以及第二操纵器和控制器。该DM处理机601包括操作员接口和用于封装和套件设置的接口。DM处理机601通过器件插入、测试和分级而与被测器件接口板(DIB)进行接口，以由所述第一和第二操纵器和控制器中的每个处理半导体器件。
[0071]该集成式PCT两阶段测试单元还包括位于DM处理机601、DIB602和测试机603之间的机械接口。测试机通过并发端口 I和并发端口 2与DIB进行电气接口。另外，测试机603还包括操作员接口和用于并发测试程序的输入。测试机进一步包括测试管理控制系统，该测试管理控制系统追踪运动通过并行并发测试系统的每个半导体器件的位置和测试状态，使用于每个半导体器件的所有宽边测试结果和DFT测试结果相互关联；并将复合测试结果存储在复合测试结果数据库中。所存储的复合测试结果数据库在并行并发测试系统的位置处被本地访问，并且可以通过网络从并行并发测试系统位置之外的位置远程访问。
[0072]另外，该集成式PCT两阶段测试单元既包括机械接口又包括直接位于DM处理机601和测试机603之间的通信接口。在并行并发BS测试和DFT测试完成时，DM处理机601根据被测试的半导体器件是否已经通过或者是否所有测试的指定部分的全部或一些部分失败来将被完全测试的半导体器件输出到两个不同位置。
[0073]如以上所讨论的，利用单个DM处理机的该集成式PCT两阶段测试单元的特征在于具有较短测试时间、高ATE利用率、高生产量和测试地板空间的每单位面积的高输出。该集成式PCT两阶段测试单元降低了支持测试单元硬件所需的测试地板面积，因为仅仅需要一个测试机和一个处理机而不是两个。该集成式测试单元通过消除了将被部分测试的器件从第一处理器的输出手动传递至第二处理器的输入的需要而降低产品处理和处理时间。该特征提供了将在第一处理机测试(通过或失败)的所有器件发送到第二处理机处进行测试的有效途径。另外，生成了单个完全的复合数据日志，其将第一阶段数据结果与第二阶段数据结果相互关联。因而，批次测试的测试地板管理更容易，更有效并且更不容易出错。另外，减少了操作员的干预。
[0074]在讨论使用STD处理机的PCT测试和使用DM处理机的PCT测试的操作流程之前，提供关于DFT的实现如何减少测试时间的讨论。在没有DMT的情况下，示例性测试程序可以具有图7A中所示的结构，其中每个方框A至G都是宽边测试。然而，在应用DFT技术的情况下，用于该同一示例性测试程序的测试时间能够减少，如图7B中所示。在图7B中，宽边测试A和C仍然进行。然而，DFT扫描测试已经替代了之前的宽边测试B、D、E、F和G。结果，图7B中的总测试时间比之前的图7A中所示的总测试时间短，在图7A中仅进行了宽边测试。DFT测试在减少测试复杂性方面尤其有效。
[0075]利用DFT测试的总测试时间可以通过与宽边测试并发地进行DFT测试来进一步减少。对于利用STD处理机的PCT测试来说，图8A、8B和8C中示出了用于从标准DFT/BS测试改变到并发DFT/BS测试的三个可能方案。在图8A中，DFT测试比BS测试长。当DFT测试和BS测试并发进行时，总测试时间是较长的DFT测试的时长。在图SB中，BS测试比DFT测试长。当在这种情况下BS测试和DFT测试并发地进行时，总测试时间是较长的BS测试的时长。在图8C中，BS测试和DFT测试需要相同的时间量。因而，总测试时间是BS测试或DFT测试的时间。当BS测试和DFT测试具有相同时长时，实现了总测试时间中的最大总减少量，该量将为50%。
[0076]图8D提供了利用具有两个操纵器的DM处理机的完全优化的集成式PCT两阶段测试单元。如该图中所示，对半导体器件顺序地进行BS测试，该BS测试与两种形式的DFT测试并发地进行。在完全优化的构造中，如图8D所示，该完全优化的集成式PCT两次通过测试单元能够以与传统测试系统能够测试一个半导体器件的时间的三分之二一样少的时间来测试两个半导体器件。结果，与传统测试系统相比，能够使得测试时间减少高达66%。另夕卜，DFT测试在插入在两个不同的DFT测试插槽内的分开的半导体器件上执行。该构造重大益处在于，没有与并发DFT测试相关的显著热管理问题。另外，不需要开关继电器，并且ATE和DFT测试位点之间的连接器的数量较少，并且这些连接器利用ATE上的通常在测试高引脚数量器件时可用的未使用资源。当DFT测试的时长比两个BS测试长时，DFT测试的一些部分可以可选地移动到宽边测试位点来执行。[0077]图9中示出了被构造成用来实现PCT步进模式的ATE的示意性图示。在图9中，测试单元的特征在于具有单个操纵器(一个头部)、四个(4)夹盘和基于STD门架的处理机，其中输入位于门架的一端，而输出位于门架的另一端。在图9中，该PCT测试单元900具有三个主要部件，这三个主要部件是STD处理机916、DUT接口板(DIB)902和测试机901。开关继电器903 (具有系在一起的两个输出引脚的DPDT)可以位于DIB902上或测试机901中。操纵器904包括四个操纵器夹盘906，这四个操纵器夹盘用来拾取、移动、插入和放下被测试的半导体器件，所述半导体器件被标识为SD1、SD2、SD3和SD4。操纵器夹盘根据当时正在执行的任务而缩回、伸出、拾取和放下。操纵器904横跨操纵器门架轨道905来回地水平运动。STD处理机的输入队列标识为914，操纵器从该队列拾取未测试半导体器件。STD处理机的输出队列标识为915，操纵器将测试了的半导体器件放到该队列中。
[0078]DUT接口板(DIB)902包括四个(4)测试接触器(插槽)。宽边测试插槽908被构造成用于宽边(BS)测试，并且与测试机901的许多BS引脚909电接触。DFT测试插槽911、912和913被构造成用于DFT测试，并且联接至开关继电器903，所述开关继电器与测试机901的DFT引脚910电接触。DFT引脚910比BS引脚909少。
[0079]在图9A至图9K中示出了测试单元利用具有单个操纵器的STD门架处理机进行PCT步进模式操作流程的示例性非限制示例。
[0080]在测试单元初始化之后，PCT测试过程以如下动作开始，即操纵器904将四个操纵器夹盘906伸出以将位于处理器的输入队列914中的待测试半导体器件SD1、SD2、SD3和SD4接合，如图9A所示。在将操纵器夹盘906缩回之后，操纵器904 (在图9A中从左向右)水平移动，并且停止在保持SDl的操纵器夹盘位于BS测试插槽908正上方的位置，如图9B所示。在图9C中，保持SDl的操纵器夹盘伸出以将SDl放置成与BS测试插槽908接触。此时，由测试机901通过BS引脚909在SDl上进行BS测试。
[0081]在SDl上的BS测试完成之后，操纵器904将保持SDl的操纵器夹盘缩回，并且再次水平向右运动到保持SD2的操纵器夹盘位于BS测试插槽908正上方的位置。此时，保持SD2的操纵器夹盘伸出以将SD2放置成与BS测试插槽908接触，之后由测试机901在SD2上进行BS测试。参见图9D。
[0082]在SD2上的BS测试完成之后，操纵器904将保持SD2的操纵器夹盘缩回，并水平向右运动到保持SD3的操纵器夹盘位于BS测试插槽908正上方的位置。在保持SDl和SD2的操纵器夹盘伸出而将SDl和SD2放置成分别与DFT测试插槽912和911接触的同一时间，保持SDl的操纵器夹盘伸出以将SD3放置成与BS测试插槽908接触。参见图9E，此时，在SD3上进行BS测试，同时在SDl和SD2上进行部分DFT测试。
[0083]在SD3上的BS测试和SDl和SD2上的部分DFT测试完成之后，操纵器904将保持SDUSD2和SD3的操纵器夹盘缩回，并向右运动到保持SD4的操纵器夹盘位于BS测试插槽908正上方的位置。此时，在保持SDl和SD2的操纵器夹盘伸出而将SDl和SD2放置成分别与DFT测试插槽913和912接触的同一时间，保持SD4的操纵器夹盘伸出而将SD4放置成与BS测试插槽908接触。另外，开关继电器903移动对应的开关，使得DFT引脚910与DFT测试插槽912和913接触。参见图9F。此时，在SD4上进行BS测试，同时在SDl和SD2上完成DFT测试。
[0084]在SD4上的BS测试和SDl和SD2上的DFT测试完成之后，保持SD1、SD2和SD4的操纵器夹盘缩回。操纵器904然后向右移动到保持SD3和SD4的操纵器夹盘分别位于DFT测试插槽912和911正上方的位置。此时，保持SD3和SD4的操纵器夹盘伸出而将SD3和SD4放置成分别与DFT测试插槽912和911接触，然后缩回，从而将SD3和SD4分别留在DFT测试插槽912和911中，以进行稍后的测试。另选地，开关继电器903移动对应的开关，使得DFT引脚910与DFT测试插槽911和912接触。参见图9G。
[0085]在放下SD3和SD4以进行测试的的操纵器夹盘缩回之后，操纵器904沿着操纵器门架轨道向右运动到处理机放下队列区域915。在这一点上，将被完全测试的SDl和SD2放置在处理机放下队列区域915中。参见图9H。操纵器904然后将伸出的操纵器夹盘缩回并向左移动到处理机输入队列区域914而到达使得左侧两个操纵器夹盘位于未测试的SD5和SD6正上方的位置。参见图91。在该过程期间，被部分DFT测试的SD3和SD4保持分别与DFT测试插槽912和911接触。
[0086]图9J示出了位于SD5和SD6正上方的操纵器夹盘伸出，从而它们能够拾取SD5和SD6。在拾取SD5和SD6之后，保持SD5和SD6的操纵器夹盘缩回。然后，操纵器904向右移动，使得保持SD5的操纵器夹盘位于在BS测试插槽908正上方的位置，而目远处右侧的两个目前空的操纵器夹盘位于SD3 (其位于DFT测试插槽912中)和SD4 (其位于DFT测试插槽911中)的正上方的位置。
[0087]在这一点上，在位于SD3和SD4正上方的操纵器夹盘伸出而与SD3和SD4接触的同一时间，保持SD5的操纵器夹盘伸出而将SD放置成与BS测试插槽908接触。参见图9K。当测试机901建立了与SD3、SD4和SD5的电接触时，半导体器件测试的第二循环开始。该循环过程持续进行，直到所有半导体器件都被完全测试，或者直到测试过程由人工干预而中断。
[0088]图10中示出了被设计用来有效地实现PCT步进模式的另选ATE构造的示例性图示。在图10中，该测试单元的特征是具有双操纵器(两个头部)，其中每个操纵器具有四个PnP操纵器夹盘、一个基于PnP门架的DM处理机轨道，其中输入位于该门架轨道的一端，而输出位于该门架轨道的另一端。在图10中，PCT测试单元1000具有三个主要部件，这三个主要部件是DM处理机1016、DUT接口板(DIB)1017和测试机1001。DM处理机1016包括两个分开的操纵器。第一操纵器标识为1004并包括四个操纵器夹盘1006。第二操纵器标识为1013并包括四个操纵器夹盘1003。操纵器夹盘1006和1003都用来拾取、移动、插入和放下标识为SD1、SD2、SD3和SD4的被测试半导体器件。操纵器夹盘根据当时进行的具体任务而缩回、伸出、拾取和放下。操纵器1006和1003横跨操纵器门架轨道1005来回地水平移动。操纵器1006拾取未测试半导体器件的输入队列标识为1014。操纵器1003将半导体器件放下的输出队列标识为1015。
[0089]DUT板(DIB) 1017包括三个测试接触器(插槽)。该构造与之前描述的测试单元的单个操纵器构造不同。另一个区别是在当前构造中使用双操纵器，不需要开关继电器。宽边测试插槽1008被构造成用于宽边(BS)测试，并且与测试机1001的许多引脚1009电接触。DFT测试插槽1011和1012被构造成用于DFT测试，并且与测试机1001的DFT引脚1010电接触。相比于BS引脚1009，有更少的DFT引脚1010。在图1OA中，示出了步进下降(plunge)马达1018，该马达1018附装至下降杆1019。操纵器夹盘能够在气动控制的第一节段运动过程中独立地下降，但是在下降马达控制的第二阶段运动过程中不能独立地下降。
[0090]在图1OB至IOR中示出了测试单元的PCT步进模式操作流程的示例性非限制示例，该测试单元利用具有双操纵器的DM门架处理机。
[0091]在测试单元初始化之后，PCT测试过程开始。在图1OB中，第一操纵器1004定位在半导体器件SDl和SD2上方。位于操纵器1004的右侧的两个操纵器夹盘伸出而接合SDl和SD2，如图1OC所示。
[0092]在拾取SDl和SD2之后，保持SDl和SD2的操纵器夹盘缩回。然后，第一操纵器1004沿着操纵器门架轨道1005向右水平运动到保持SDl的操纵器夹盘位于BS测试插槽1008的正上方的位置。此时，保持SDl的操纵器夹盘伸出而将SDl放置成与BS测试插槽1008接触。参见图10D。测试机1001然后使用BS引脚1009在SDl上进行BS测试。
[0093]在SDl上的BS测试完成之后，第一操纵器1004将保持SDl的操纵器夹盘缩回，并且再次向右水平运动到保持SD2的操纵器夹盘位于BS测试插槽1008的正上方的位置。此时，保持SD2的操纵器夹盘伸出而将SD2放置成与BS测试插槽1008接触。参见图1OE。测试机901然后对SD2进行BS测试。
[0094]在SD2上的BS测试完成之后，第一操纵器1004将保持SD2的操纵器夹盘缩回，并向右水平运动到保持SDl和SD2的操纵器夹盘分别位于DFT测试插槽1012和1011的正上方的位置。保持SDl和SD2的操纵器夹盘伸出而将SDl和SD2放置成分别与DFT测试插槽1012和1011接触。参见图10F。操纵器夹盘将SDl和SD2释放并缩回，从而使SDl和SD2分别留在DFT测试插槽1012和1011中。参见图1OG0
[0095]此时，第一操纵器1004向左水平运动，使得位于第一操纵器1004的右侧的两个操纵器夹盘位于SD3和SD4的正上方。在第一操纵器1004正被重新定位的同一时间，使第二操纵器1013向左水平运动到第二操纵器1013的左边两个操纵器夹盘位于SDl和SD2的正上方的位置。参见图10H。
[0096]位于第一操纵器1004的右侧的两个操纵器夹盘然后伸出以接合SD3和SD4。参见图101。这两个伸出的操纵器夹盘拾取SD3和SD4，然后缩回。第一操纵器1004然后向右水平运动到保持SD3的操纵器夹盘位于BS测试插槽1008的正上方的位置。保持SD3的操纵器夹盘伸出而将SD3放置成与SD测试插槽1008接触，同时位于操纵器1013左侧的操纵器夹盘伸出以接合SDl和SD2。参见图10J。在这一点上，测试机1001在SD3上进行BS测试，在SDl和SD2上进行DFT测试，这被标识为测试循环的第一阶段。
[0097]在SD3上的BS测试完成之后但SDl和SD2上的DFT测试完成之前，中断SDl和SD2的DFT测试。在这一点上，接合SD1、SD2和SD3的操纵器夹盘缩回，并且第一操纵器1004向右水平运动到SD4位于SD测试单元1008正上方的位置。参见图10K。保持SDl和SD2的第二操纵器1013的操纵器夹盘和保持SD4的第一操纵器1004的操纵器夹盘然后伸出以将SD4放置成与BS测试插槽1008接触，将SDl和SD2放置成分别与DFT测试插槽1012和1011接触。参见图10L。在这一点上，测试机1001在SD4上进行BS测试，同时测试机完成SDl和SD2的DFT测试。
[0098]在完成测试之后，保持SD4的第一操纵器1004的操纵器夹盘和保持SDl和SD2的第二操纵器1013的操纵器夹盘缩回。具有保持SDl和SD2的操纵器夹盘的第二操纵器1013向右水平运动到位于输出队列1015上方的位置，而第一操纵器1004向右水平运动到保持进行了 BS测试的SD3和SD4的操纵器夹盘分别位于DFT测试插槽1012和1011的正上方的位置。参见图10M。
[0099]在这一点上，保持SDl和SD2的第二操纵器1013的操纵器夹盘伸出以将被完成测试的SDl和SD2放置在输出队列1015中，在同一时间，保持SD3和SD4的第一操纵器1004的操纵器夹盘将SD3和SD4放置成分别与DFT测试插槽1012和1011接触。参见图10N。
[0100]在将SDl和SD2放置在输出队列1015中并将SD3和SD4放置成分别与DFT测试插槽1012和1011接触之后，将对应的空操纵器夹盘缩回。第一操纵器1006向左运动到输入队列1014，在此处，其位于第一操纵器1006的右侧的两个操纵器夹盘位于未测试SD5和SD6的正上方的位置，同时第二操纵器1013向左运动到第二操纵器1013的左边两个操纵器夹盘位于SD3和SD4的正上方的位置。参见图100。
[0101]在第二操纵器1013的操纵器夹盘保持缩回的同时，位于SD5和SD6正上方的第一操纵器1006的操纵器夹盘伸出并接合SD5和SD6。参见图1OP。保持SD5和SD6的第一操纵器1006的操纵器夹盘然后缩回。在第二操纵器1013保持静止的同时，第一操纵器1006向右运动到保持SD5的操纵器夹盘位于BS测试插槽1008的正上方的位置。参见图10Q。
[0102]在这一点上，保持SD5的第一操纵器1006的操纵器夹盘伸出以将SD5放置成与BS测试插槽1008接触，同时保持SD3和SD4的第二操纵器1013的操纵器夹盘伸出以将SD3和SD4放置成分别与DFT测试插槽1012和1011接触。参见图10R。在完成测试循环的第一阶段之后，测试单元然后以与第一阶段相同的序列开始测试循环的第二阶段。
[0103]用于PCT测试的另一个构造涉及半导体晶片。该构造利用具有单个探查器和单个测试机的并行并发探针。为了图示之目的，示出了用于每个半导体器件的单个引脚，而不是多个引脚。图11中示出了经受PCT测试的半导体晶片1100的示例性非限制图示。在图11中，半导体晶片1100包括32个未测试晶元1108。探针卡1101包括四个探针位点1102。一个探针位点是宽边(BS)探针位点，三个探针位点1104、1105和1106是DFT复用探针位点。DFT探针位点1104、1105和1106连接至DFT DPTT继电器107，用于同时选择三个DFT探针位点中的两个。在图11中，晶元1109被标识为待测试的第一晶元。晶元1110至1116是位于与晶元1109相同行的代表待测试的下一组晶元的其他晶元。整组未测试晶元在半导体晶片1100上被标识为1108。
[0104]图1lA示出了探针位点横跨半导体晶片1100的相对运动。该运动是相对的，因为探针卡1101是静止不动的。相反，使半导体晶片1100运动而在探针卡1101和半导体晶片1100之间产生相对运动。该相对运动致使探针位点以顶行未测试晶元中的晶元1109开始从左向右运动。在该顶行晶元的末端，相对运动致使探针位点运动到第二行晶元的开头，并且再次沿着半导体晶片上的晶元从左向右运动。另选构造将是其中探针卡1101静止而半导体晶片1100运动以将未测试晶元1108放置适当位置进行测试的构造。
[0105]图1lA至IlG中示出了使用探针卡1101的PCT测试步进模式操作流程的示例性图示。图1lB示出了探针卡1101的相对运动从而将DFT探针位点1105和1106分别定位在晶元1109和1110上。在该位置中，探针分别在晶元1109和1110上使用DFT探针位点1105和1106进行部分DFT测试IA和2A。在晶元1109和1110的部分DFT测试完成之后，探针卡1101相对运动，并且DFT继电器1107切换而使得DFT探针位点1104和1105分别继续晶元1109和1110的DFT测试IB和2B。如图1lC所示。[0106]在晶元1109和1110的DFT测试完成之后，探针卡1101相对定位并将DFT继电器1107切换而使得BS探针位点1103进行晶元1109的BS测试，探针位点1105和1106分别进行晶元1111和1112上的DFT测试IA和1B。参见图11D。在该时间过程中，晶元1110与探针卡1101没有接触(NC)。
[0107]在测试的该部分完成之后，晶元1109被完全测试。探针卡1101再次相对定位，并且DFT继电器1107切换而使得BS探针位点1103在晶元1110上进行BS测试，同时DFT探针位点1104和1105分别在晶元1111和1112上进行DFT测试IB和2B。参见图11E。在该部分的测试过程中，探针卡1101与晶元1113不接触。
[0108]在该部分的测试完成之后，晶元1109和1110被完全测试完。探针卡再次相对定位，并且DFT继电器1107切换而使得BS探针位点1103在晶元1111上进行BS测试，同时DFT探针位点1105和1106分别在晶元1113和1114上进行DFT测试IA和2A。参见图11F。在该部分的测试过程中，探针卡1101不与晶元1112接触。
[0109]在完成该部分的测试之后，晶元1109、1110和1111被完全测试。台探针卡再次被相对定位，并且DFT继电器1107被切换，使得BS探针位点1103在晶元1112上进行BS测试，同时DFT探针位点1104和1105分别在晶元1113和1114上进行DFT测试。参见图11G。在该部分的测试过程中，探针卡1101与晶元1115没有接触。该测试以以上讨论的序列和方式继续，直到所有晶元1108都被完全测试，或者直到测试被操作员干预而中断。
[0110]图12示出了计算机1200的示例，以上描述的过程可以在该计算机1200上实现。计算机1200包括一组或更多组计算机编程指令，这些编程指令存储在存储器1202中并且能够由计算机1200中的处理器1201执行以进行以上描述的过程。计算机1200在利用具体测试软件适当编程时变成被构造成用于专门一组测试操作和功能的专用计算机。
[0111]计算机1200可以以许多种物理构造中的一种存在，包括被构造成服务器或客户端。计算机1200还可以被包括在各种装置中，诸如台式计算机、膝上型计算机、各个数字助理、移动设备、电子平板、智能电话等。
[0112]如图12中所示，计算机1200包括处理器1201和存储器1202，该存储器1202是可以由计算机1200使用的一种或更多种存储器的代表。这些存储器可以包括一个或更多个随机存取存储器、只读存储器和可编程只读存储器等。计算机1200还包括至少一个显示器，该至少一个显示器可以以任何形式提供，包括阴极射线管、LED显示器、IXD显示器和等离子显示器等。该显示器可以包括用于例如通过触敏屏进行数据输入的设备。另外的输出装置可以包括音频输出装置，例如扬声器1209。
[0113]计算机1200进一步包括一个或更多个输入装置。输入装置可以包括:一个或更多个字母数字输入装置1204，诸如键盘；光标控制器1205，诸如鼠标、触摸垫或操纵杆；和麦克风1210。计算机1200还使得处理器1201能够通过计算机1200外部的网络1207与一个或更多个远程装置1206通信。计算机1200内部的通信主要使用总线1208。
[0114]在另选实施方式中，可以将专用硬件实现构造成实现这里描述的方法中的一个或更多个，所述专用硬件实现例如是专用应用集成电路、可编程逻辑阵列和其他硬件装置。可以包括各种实施方式的设备和系统的应用可以广泛地包括各种电子和计算机系统。这里描述的一个或更多个实施方式可以使用两个或更多个专用互连的硬件模块或装置(具有能够在模块之间通过模块传送的相关控制和数据信号)实现功能或者实现为专用应用集成电路的一部分。因而，本发明的系统涵盖了软件、固件和硬件实现。
[0115]根据本公开的各种实施方式，这里描述的方法可以通过可由计算机系统执行的软件程序来实现。另外，在一个示例性的非限制实施方式中，实现可以包括分布式处理、组件/对象分布式处理和平行处理。另选地，可以将虚拟计算机系统处理构造成实现这里描述的一个或更多个方法或功能。
[0116]尽管已经参照若干个示例性实施方式描述了本发明，但应该理解，已经使用的措辞是描述和示例性措辞，而不是限制性措辞。在不脱离本发明在其各个方面中的范围和精神的情况下，可以在所附权利要求的范围进行改变，如当前阐述和修改的一样。尽管已经参照具体手段，材料和实施方式描述了本发明，但本发明并不受限于所公开的具体细节，相反，本发明延及到所有功能上等价的结构、方法和用途，像在所附权利要求的范围内一样。
[0117]尽管可以将非暂时性计算机可读介质示出为单个介质，但是术语“计算机可读介质”包括单个介质或多个介质，诸如集中式或分布式数据库和/或存储一组或多组指令的相关超高速缓冲存储器和服务器。术语“非暂时性计算机可读介质”应该还包括能够存储、编码或承载由处理机执行的一组指令或致使计算机系统执行这里公开的任何一个或多个方法或操作的任何介质。
[0118]在一具体非限制性的示例性实施方式中，计算机可读介质可以包括诸如存储卡之类的固态存储器或容纳一个或多个非易失性只读存储器的其他封装。另外，该计算机可读介质可以是随机存取存储器或其他易失性可再写存储器。此外，该计算机可读介质可以包括诸如磁盘或磁带之类的磁光或光学介质或捕获诸如通过传输介质传送的信号之类的载波信号的其他存储器件。因而，所述公开被认为包括任何计算机可读介质或其中可存储数据或指令的其他等同物或后续媒体。
[0119]尽管本说明书描述了可以参照具体标准和协议在【具体实施方式】中实现的组件和功能，但是本公开不限于这些标准和协议。例如，用于互联网和其他分组交换网络传输的标准代表现有技术状态的示例。这些标准被具有基本相同功能的更快或更高效的等同物周期性地取代。因而，具有相同或类似功能的替换标准和协议被认为是其等同物。
[0120]这里描述的实施方式的图示是为了提供各种实施方式的结构的一般理解。这些图示不是为了用作利用这里描述的结构或方法的设备和系统的所有元素和特征的完整描述。在阅读所述公开之后许多其他实施方式对本领域技术人员是显而易见的。从所述公开可利用和推导出其他实施方式，使得在不脱离该公开的范围的情况下可进行结构和逻辑替换和改变。另外，这些图示仅仅是代表性的，并且可能不是按照比例绘制的。图示中的一些比例可能被夸大，而其他比例可能被最小化。因而，所述公开和附图应被认为是示例性而非限制性的。
[0121]所述公开的一个或多个实施方式在这里可以被单独地和/或共同地称为术语“发明”，这仅仅是为了方便而不是为了特意将该申请的范围限制于任何具体发明或发明构思。此外，尽管这里已经图示并描述了【具体实施方式】，应该认识到，被设计成实现相同或类似目的的任何随后布置可以取代所示的【具体实施方式】。该公开旨在覆盖各种实施方式的任何和所有随后的改变和修改。通过阅读说明书，上述实施方式的组合以及这里没有明确描述的其他实施方式对本领域技术人员来说将是显而易见的。
[0122]该公开的摘要是在该摘要不会用来解释或限制权利要求的范围或含义这个认识下提交的。另外，在上述【具体实施方式】中，为了使得该公开流畅易懂，将各种特征一起编组或在单个实施方式中描述。并不是要将该公开解释为反映了所要求保护的实施方式需要比在每个权利要求中明确阐述的更多的特征这种意愿。相反，如以下权利要求反映的，发明主题内容可能涉及少于任何一个公开实施方式的所有特征的特征。因而，以下权利要求结合在【具体实施方式】中，且每个权利要求独立地存在，单独地限定所要求保护的主题内容。
[0123]以上公开的主题内容应被认为是说明性而非限制性的，并且所附权利要求旨在覆盖落入本公开的真实精神和范围内的所有这种修改、改进和其他实施方式。因而，在由法律允许的最大范围内，本公开的范围应由如下权利要求及其等同物可允许的最宽泛解释来确定，并且不应该受到以上详细描述的制约或限制。
【权利要求】
1.一种用于测试半导体器件的并行并发测试系统，该并行并发测试系统包括: 拾放(PnP)处理机，该拾放处理机用于接合所述半导体器件并沿着测试平面输送所述半导体器件，该PnP处理机包括至少一个操纵器，该至少一个操纵器沿着与所述测试平面平行定位的轨道运动，该操纵器具有多个操纵器夹盘，所述多个操纵器夹盘用于选择性地拾取、保持和放下位于所述测试平面上的规定位置的指定半导体器件； 被测器件接口板(DIB)，该DIB包括:用于所述半导体器件的宽边(BS)测试的宽边测试插槽，所述宽边测试使用半导体器件引脚总数的至少一半的引脚；和用于可测试性设计(DFT)测试的多个DFT测试插槽，该DFT测试使用少于所述半导体器件引脚总数的一半的引脚；以及 测试机，该测试机与所述DIB电接触以根据步进模式测试协议测试所述半导体器件，其中每个半导体在被放置在所述宽边测试插槽中之后经受宽边测试，并且在被放置在所述多个DFT测试插槽中的至少一个中之后经受DFT测试。
2.根据权利要求1所述的并行并发测试系统， 其中所述步进模式测试协议被构造成选择性地使所述测试机并行并发地执行放置在所述宽边测试插槽内的半导体器件的宽边测试和放置在所述多个DFT测试插槽中的一个内的半导体器件的DFT测试。
3.根据权利要求1所述的并行并发测试系统， 其中所述步进模式测试协议被构造成选择性地使所述测试机并行并发地执行放置在所述宽边测试插槽内的半导体器件的宽边测试和放置在所述多个DFT测试插槽中的至少一个内的半导体器件和放置在所述多个DFT测试插槽中的另一个内的半导体器件的DFT测 试。
4.根据权利要求3所述的并行并发测试系统， 其中所述步进模式测试协议被构造成选择性地使所述测试机在至少两个不同的DFT测试中执行所述DFT测试，且当指定半导体器件被放置在所述多个DFT测试插槽中的一个内时所述测试机在指定半导体器件上执行第一 DFT测试，而在所述指定半导体器件被放置在所述多个DFT测试插槽中的另一个内时在所述指定半导体器件上进行第二 DFT测试。
5.根据权利要求4所述的并行并发测试系统， 其中所述PnP处理机被构造成为具有单个操纵器的标准测试数据(STD)处理机。
6.根据权利要求5所述的并行并发测试系统， 其中所述被测器件接口板(DIB)包括所述宽边测插槽和三个DFT测试插槽。
7.根据权利要求6所述的并行并发测试系统，该并行并发测试系统进一步包括: 位于所述测试机和DIB之间的开关，其中所述测试机控制所述开关，使得在执行所述步进模式测试协议过程中的任何时间，所述三个DFT测试插槽中都只有两个与所述测试机电接触。
8.根据权利要求5所述的并行并发测试系统， 其中所述STD处理机操纵器在所述测试平面上的指定第一位置拾取未测试半导体器件，将所述未测试半导体器件输送到所述DIB以由所述测试机进行测试，并且将已经完成了并行并发的宽边测试和DFT测试的半导体器件放在所述测试平面上的指定第二位置。
9.根据权利要求4所述的并行并发测试系统，其中所述PnP处理机被构造成具有两个操纵器的双操纵器(DM)处理机，且使得所述测试机能够不同时地操作所述两个操纵器。
10.根据权利要求9所述的并行并发测试系统， 其中所述被测器件接口板(DIB)包括所述宽边测试插槽和两个DFT测试插槽。
11.根据权利要求10所述的并行并发测试系统， 其中第一 DM处理机操纵器在所述测试平面上的指定第一位置拾取未测试半导体器件，并将所述未测试半导体器件输送到所述DIB以由所述测试机进行测试，并且第二 DM处理机操纵器将已经完成了所述并行并发宽边测试和所述DFT测试的半导体器件输送到所述测试平面上的指定第二位置，所述半导体器件被放在该指定第二位置。
12.根据权利要求9所述的并行并发测试系统，该并行并发测试系统进一步包括: 测试管理控制系统，该测试管理控制系统追踪运动经过所述并行并发测试系统的每个半导体器件的位置和测试状态，将每个半导体器件的所有宽边测试结果和DFT测试结果相互关联，并且将复合测试结果存储在复合测试结果数据库中。
13.根据权利要求12所述的并行并发测试系统， 其中所存储的复合测试结果数据库能在所述并行并发测试系统的位置处在本地访问，并且能通过网络从所述并行并发测试系统的位置之外的位置远程访问。
14.一种使用测试单元在半导体器件上进行并行并发测试的方法，该测试单元包括处理机、被测器件接口板(DIB)和测试机，该方法包括: 由所述处理机的操纵器在指定拾取位置拾取一未测试半导体器件； 沿着测试平面将所述未测试半导体器件输送到所述DIB ； 由所述测试机基于步进模式测试协议对所述未测试半导体器件和至少一个其他半导体器件进行并发并行测试，该并发并行测试包括使用所述未测试半导体器件的半导体器件引脚总数的至少一半的引脚的宽边测试以及所述至少一个其他半导体器件的使用少于所述至少一个其他半导体器件的半导体器件引脚总数的一半的引脚的可测试性设计(DFT)测试；以及 将既完成了宽边测试又完成了 DFT测试的半导体器件沿着所述测试平面输送到指定放下位置。
15.根据权利要求14所述的在半导体器件上进行并行并发测试的方法， 其中进行并发并行测试包括所述未测试半导体器件的宽边测试、第一其他半导体器件的第一部分DFT测试、以及第二其他半导体器件的第二部分DFT测试，所述第一部分DFT测试和所述第二部分DFT测试包括不同的测试。
16.根据权利要求15所述的在半导体器件上进行并行并发测试的方法， 其中进行所述并发并行测试包括使用设置在所述DIB上的单个宽边测试插槽进行所有宽边测试以及在所述并发并行测试过程中的任何时间使用设置在所述DIB上的三个DFT测试插槽中的仅两个插槽进行所述第一部分DFT测试和所述第二部分DFT测试。
17.根据权利要求15所述的在半导体器件上进行并行并发测试的方法， 其中进行所述并发并行测试包括使用设置在所述DIB上的单个宽边测试插槽进行所有宽边测试以及在所述并发并行测试过程中的任何时间使用设置在所述DIB上的仅两个DFT测试插槽二者进行所述第一部分DFT测试和所述第二部分DFT测试。
18.一种使用静止探针卡执行位于半导体晶片上的半导体晶元的并行并发测试的方法，该方法包括: 使所述半导体晶片相对于所述静止探针卡定位，使得第一晶元与设置在所述探针卡上的宽边探针位点接触，使得第二晶元与设置在所述探针卡上的三个可测试性设计(DFT)探针位点中的一个接触，并使得第三晶元与设置在所述探针卡上的所述三个DFT探针位点中的另一个接触； 切换所述探针卡上的开关，使得半导体测试机连接至所述三个DFT探针位点中的与所述第二晶元和所述第三晶元接触的两个探针位点； 根据由测试机执行的步进模式协议进行所述第一晶元、所述第二晶元和所述第三晶元的并发并行测试，所述并发并行测试包括在所述第一晶元上进行宽边测试，在所述第二晶元上进行第一 DFT测试和在所述第三晶元上进行第二 DFT测试，所述宽边测试使用第一晶元引脚总数的至少一半的引脚，所述第一 DFT测试和所述第二 DFT测试中的每个都使用比所述第二晶元和所述第三晶元的半导体引脚总数的一半少的引脚；以及 在完成所述并发并行测试之后将所述半导体晶片相对于所述静止探针卡重新定位。
19.根据权利要求18所述的执行并行并发测试的方法， 其中所述第一 DFT测试和所述第二 DFT测试包括不同的测试。
20.根据权利要求19所述的执行并行并发测试的方法，该方法进一步包括: 由所述探针卡以预定次序测试 位于半导体晶片上的所有半导体晶元，直到位于所述半导体晶片上的所有半导体晶元都已经经受所述宽边测试、所述第一 DFT测试和所述第二DFT测试。
【文档编号】G01R1/04GK103547934SQ201280024249
【公开日】2014年1月29日 申请日期:2012年5月18日 优先权日:2011年5月19日
【发明者】霍华德·H·小罗伯茨 申请人:塞勒林特有限责任公司