一种芯片安全测试方法及装置制造方法
【专利摘要】本发明公开一种芯片安全测试方法及装置，上述方法包括以下步骤：当芯片处于测试模式时，判断芯片熔丝是否处于物理连接状态，芯片测试标志字是否写入；若所述芯片熔丝处于物理连接状态，且所述芯片测试标志字未写入，根据输入的命令字进入相应的测试项，在所有测试项均测试完成后，写入所述芯片测试标志字。本发明公开的芯片安全测试方法及装置，能够提高现有技术中芯片测试模式的安全性。
【专利说明】一种芯片安全测试方法及装置
【技术领域】
[0001]本发明涉及芯片测试领域，尤其涉及一种芯片安全测试方法及装置。
【背景技术】
[0002]以移动、金融卡大量换发为背景的国内集成电路产业处于蓬勃发展时期，随着智能卡发行量的日益增加，芯片安全性问题也显得越来越重要。其中，芯片出厂后的测试过程是芯片全生命周期中的重要阶段，在此阶段测试者对存储器拥有全部操作权限。而测试结束前需要装载引导程序boot，交付用户下载支持芯片运行的片上操作系统(ChipOperating System, COS)。因此测试模式的安全级别非常高，一旦被攻击者侵入，可以对存储器或引导程序做恶意攻击，会带来难以想象的危害。目前，常见的攻击手段为通过物理连接等侵入式攻击强行进入芯片测试模式，或者用简单功耗分析(SPA)、差分功耗分析(DPA)等方法读取和改变引导程序，进而修改用户COS。
[0003]针对上述问题，现有技术采用以下方案:用芯片熔丝(fuse)连接保证芯片处于测试态，通过一组密码进入相应测试项。当测试态结束时划断fuse，此后芯片不能再进入测试模式Jiboot的保护是在测试结束前对芯片写入一个固定的密钥，存储在系统掉电不丢失存储区中，用算法与密钥对boot内容做加密存储。
[0004]上述方案虽然针对测试模式有一定的安全设计，但是如果攻击者通过物理方式连接上fuse进行侵入式攻击，并且攻破模式密码还是可以进入测试模式。而对于boot程序的存储，传统的安全性设计是对所有的芯片设置固定密码，这样虽然boot是密文存储，有一定的安全性，但是只要攻击者拿到多个样本花费一定时间攻破一颗芯片，那么相当于整批产品都被攻破了。
【发明内容】
[0005]本发明提供一种芯片安全测试方法及装置，能够提高现有技术中芯片测试模式的安全性。
[0006]为了解决上述问题，本发明提供一种芯片安全测试方法，包括以下步骤:当芯片处于测试模式时，判断芯片熔丝是否处于物理连接状态，芯片测试标志字是否写入；若所述芯片熔丝处于物理连接状态，且所述芯片测试标志字未写入，根据输入的命令字进入相应的测试项，在所有测试项均测试完成后，写入所述芯片测试标志字。
[0007]进一步地，当所述芯片进入所述测试模式，根据测试上位机提供的特定初始信息生成密钥，通过所述密钥对初始引导程序boot进行加密。
[0008]进一步地，所述特定初始信息包括测试时间及芯片坐标。
[0009]进一步地，所述芯片测试标志字写入在所述芯片的特定区域，且掉电不丢失。
[0010]进一步地，若所述芯片熔丝划断或所述芯片测试标志字被写入，则结束所述测试模式。
[0011]本发明还提供一种芯片安全测试装置，包括:判断模块以及测试模块，所述判断模块，用于当芯片处于测试模式时，判断芯片熔丝是否处于物理连接状态，芯片测试标志字是否写入；所述测试模块，用于若所述芯片熔丝处于物理连接状态，且所述芯片测试标志字未写入，根据输入的命令字进入相应的测试项，在所有测试项均测试完成后，写入所述芯片测试标志字。
[0012]进一步地，本发明提供的芯片安全测试装置还包括加密模块，所述加密模块，用于当所述芯片进入所述测试模式，根据测试上位机提供的特定初始信息生成密钥，通过所述密钥对初始引导程序boot进行加密。
[0013]进一步地，所述特定初始信息包括测试时间及芯片坐标。
[0014]进一步地，所述芯片测试标志字写入在所述芯片的特定区域，且掉电不丢失。
[0015]进一步地，所述测试模块，用于若所述芯片熔丝划断或所述芯片测试标志字被写入，结束所述测试模式。
[0016]本发明为芯片测试模式提供了更为安全地控制。除了芯片熔丝(fuse)连接和模式密码外，本发明还设计了芯片测试标志字，在流程上保证测试过程不可逆。即测试阶段结束后任何蓄意攻击者不能再进入测试电路。
[0017]另外，针对装载引导程序boot的安全问题，本发明较佳实施例利用测试上位机提供的特定初始信息生成不同密钥，通过加密算法加密存储boot，如此，保证每个芯片装载引导程序的不一致性，从而提升boot安全性。
【专利附图】
【附图说明】
[0018]图1所示为本发明较佳实施例提供的芯片安全测试方法的流程图；
[0019]图2所示为本发明较佳实施例提供的芯片通讯传输帧的结构图；
[0020]图3所示为本发明较佳实施例中boot安全下载的示意图。
【具体实施方式】
[0021]本发明较佳实施例提供一种芯片安全测试方法，包括以下步骤:当芯片处于测试模式时，判断芯片熔丝是否处于物理连接状态，芯片测试标志字是否写入；若所述芯片熔丝处于物理连接状态，且所述芯片测试标志字未写入，根据输入的命令字进入相应的测试项，在所有测试项均测试完成后，写入所述芯片测试标志字。
[0022]本发明较佳实施例还提供一种芯片安全测试装置，包括:判断模块以及测试模块。所述判断模块，用于当芯片处于测试模式时，判断芯片熔丝是否处于物理连接状态，芯片测试标志字是否写入；所述测试模块，用于若所述芯片熔丝处于物理连接状态，且所述芯片测试标志字未写入，根据输入的命令字进入相应的测试项，在所有测试项均测试完成后，写入所述芯片测试标志字。本发明较佳实施例提供的芯片安全测试装置还包括加密模块，用于当所述芯片进入所述测试模式，根据测试上位机提供的特定初始信息生成密钥，通过所述密钥对初始引导程序boot进行加密。
[0023]具体而言，图1所示为本发明较佳实施例提供的芯片安全测试方法的流程图。如图1所示，首先需要通过10 口接收同步码以及密码进行验证(如步骤S01)，其次，依次判断芯片当前是否处于测试模式(如步骤S03)，芯片熔丝(fuse)是否处于物理连接状态(如步骤S04)，及芯片测试标志字(Label)是否写入(如步骤S05)。若芯片当前处于测试模式，fuse处于物理连接状态下，且芯片测试标志字未写入时，根据接收的不同的命令字(如步骤S02)进入不同的测试项，并在所有测试项均测试完成后，写入芯片测试标志字(例如写为BB)，并将fuse划断。若芯片熔丝划断或芯片测试标志字被写入，结束测试模式。芯片在上电时会先检查芯片测试标志字(Label)，如果查到芯片测试标志字为写入值，则表示测试已完成，芯片不能再进入测试模式。如此，保证了芯片测试态不可逆，即使密码等信息被攻击，芯片也不能再进入测试模式。其中，芯片测试标志字写入在芯片的特定区域，且掉电不丢失。
[0024]参照图2，说明同步码与密码的输入方式。于此，同步码为32位，密码为32字节。具体而言，芯片与测试上位机以帧为单位进行半双工通讯，每帧包含Sbit有效数据和Ibit确认位。上位机为主机，产生时钟信号；芯片为从机，接收上位机发出的命令和数据，每收到8bit有效数据后返回一位确认位。芯片在每个时钟(CLK)的上升沿将1 口上的数据读入卡内，每10个时钟上升沿完成一帧数据传送，上位机在一帧数据的第九到第十个时钟上升沿之间采集1 口线上的确认位。确认位的表现形式为在第九和第十个时钟上升沿之间1口线被芯片拉为低电平，在此期间上位机要将1 口线的控制权释放给芯片。这样可以保证测试机台输入的每组密码都是正常输入的。
[0025]图3所示为本发明较佳实施例中boot安全下载的示意图。如图3所示，具体而言，在测试模式下生成密钥Key时，利用测试上位机提供的测试时间(例如年月日、时分秒)及芯片坐标等特定初始信息经过基本运算作为密钥Key，同时将该密钥Key下载到寄存器Key_reg里,再通过密钥Key对初始boot程序进行加密,保证每颗晶元上的boot加密后是不同的。其中，如图3所示，密钥Key例如可与芯片测试标志字(Label)存储在一起。
[0026]于此，因为具体到每颗芯片，测试上位机提供的测试时间和芯片坐标是完全不同的，简单运算后形成的密钥即使被攻击者获取，也只能得到一颗芯片的特定值，而无法通过穷举获得其他芯片的密钥信息。而被加密的boot程序即使被攻击者用探测方式获取，也只能拿到已经被毁坏的当前芯片的boot程序，而不可能改变其他芯片的boot程序，因此大大保证了装载boot的安全性。
[0027]以上显示和描述了本发明的基本原理和主要特征和本发明的优点。本发明不受上述实施例的限制，上述实施例和说明书中描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下，本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范围内。
【权利要求】
1.一种芯片安全测试方法，其特征在于，包括以下步骤: 当芯片处于测试模式时，判断芯片熔丝是否处于物理连接状态，芯片测试标志字是否写入； 若所述芯片熔丝处于物理连接状态，且所述芯片测试标志字未写入，根据输入的命令字进入相应的测试项，在所有测试项均测试完成后，写入所述芯片测试标志字。
2.如权利要求1所述的芯片安全测试方法，其特征在于，还包括: 当所述芯片进入所述测试模式，根据测试上位机提供的特定初始信息生成密钥，通过所述密钥对初始引导程序boot进行加密。
3.如权利要求2所述的芯片安全测试方法，其特征在于:所述特定初始信息包括测试时间及芯片坐标。
4.如权利要求1所述的芯片安全测试方法，其特征在于:所述芯片测试标志字写入在所述芯片的特定区域，且掉电不丢失。
5.如权利要求1所述的芯片安全测试方法，其特征在于:若所述芯片熔丝划断或所述芯片测试标志字被写入，则结束所述测试模式。
6.一种芯片安全测试装置，其特征在于，包括:判断模块以及测试模块， 所述判断模块，用于当芯片处于测试模式时，判断芯片熔丝是否处于物理连接状态，芯片测试标志字是否写入； 所述测试模块，用于若所述芯片熔丝处于物理连接状态，且所述芯片测试标志字未写入，根据输入的命令字进入相应的测试项，在所有测试项均测试完成后，写入所述芯片测试标志字。
7.如权利要求6所述的芯片安全测试装置，其特征在于，还包括加密模块，所述加密模块，用于当所述芯片进入所述测试模式，根据测试上位机提供的特定初始信息生成密钥，通过所述密钥对初始引导程序boot进行加密。
8.如权利要求7所述的芯片安全测试装置，其特征在于:所述特定初始信息包括测试时间及芯片坐标。
9.如权利要求6所述的芯片安全测试装置，其特征在于:所述芯片测试标志字写入在所述芯片的特定区域，且掉电不丢失。
10.如权利要求6所述的芯片安全测试装置，其特征在于:所述测试模块，用于若所述芯片熔丝划断或所述芯片测试标志字被写入，结束所述测试模式。
【文档编号】G01R31/28GK104459519SQ201410742834
【公开日】2015年3月25日 申请日期:2014年12月5日 优先权日:2014年12月5日
【发明者】韩晓晶, 赵红敏 申请人:大唐微电子技术有限公司