一种灵巧噪声干扰装置的制作方法

本实用新型属于电子技术领域，特别涉及一种灵巧噪声干扰装置。

背景技术：

传统的压制式噪声干扰，指在雷达接收机的输入端产生类似于接收机内部噪声的干扰信号。噪声干扰一般是连续干扰，理论分析表明，高斯噪声对任何结构和形式的有用信号具有最好的遮盖作用，因而作为噪声干扰的通用性最好。有效的噪声干扰可以在雷达显示器上形成一定的干扰扇面，以掩护在一定距离和一定角度范围内的大群目标。欺骗式干扰，是指可以把雷达的发射信号经过转发或者变形转发，再次发送给雷达，使雷达跟踪到假目标，从而对真实目标起到保护的作用。

现代新体制雷达普遍采用超低副瓣天线设计，或相干旁瓣对消或副瓣匿影等技术，会使噪声旁瓣干扰变得极为困难，从而大大提高了雷达的抗干扰能力，这使得传统的雷达有源干扰方法相对失效，因此研究新的雷达干扰装置对敌方雷达进行有效干扰成为一项重要研究课题。

技术实现要素：

实用新型目的：本实用新型提供一种灵巧噪声干扰装置，产生同雷达信号相关联的噪声干扰信号，用于克服传统雷达干扰体制中的不足，满足更高性能的干扰要求，从而解决现有技术中的问题。

技术方案：为实现上述目的，本实用新型采用的技术方案为：

一种灵巧噪声干扰装置，包括接收单元、中频信号处理单元和发射单元；其中，中频信号处理单元包括：AD转换单元、延时调制单元、噪声产生单元、灵巧噪声干扰单元和DA转换单元；所述接收单元依次通过中频信号处理单元中的AD转换单元、延时调制单元、灵巧噪声干扰单元和DA转换单元与发射单元相连接；所述灵巧噪声干扰单元还连接噪声产生单元。

进一步，所述接收单元包括天线接收端和下变频模块；所述发射单元包括上变频模块和天线发射端；所述天线接收端通过下变频模块连接AD转换单元；所述DA转换单元通过上变频模块连接天线发射端。

进一步，所述噪声产生单元产生高斯白噪声信号。

进一步，所述延时调制单元包括FFT模块和至少两组地址控制模块；其中，所述地址控制模块包括QDR-Ⅱ和存储延迟；所述存储延迟与其对应的QDR-Ⅱ连接，各个地址控制模块的存储延迟依次相连。

进一步，所述延时调制单元的两组地址控制模块分别设置在两块FPGA控制面板上，所述两块FPGA控制面板为FPGA1和FPGA2；所述AD转换单元和一组地址控制模块设置在FPGA1上，FPGA1上还设有高速发送TX；所述延时调制单元的另一组地址控制模块、噪声产生单元、灵巧噪声干扰单元和DA转换单元设置在FPGA2上，FPGA2上还设置有高速接收RX和FFT；所述FPGA1上的一组地址控制模块的存储延迟通过高速发送TX连接FPGA2上的高速接收RX后，再与FPGA2上另一组地址控制模块的存储延迟连接；所述FPGA2上另一组地址控制模块的存储延迟通过FFT与灵巧噪声干扰单元连接和DA转换单元依次连接。

进一步，所述噪声产生单元包括：线性反馈移位寄存器LFSR、FFT和ROM存储模块；所述线性反馈移位寄存器LFSR通过FFT和ROM存储模块连接灵巧噪声干扰单元。

进一步，所述灵巧噪声干扰单元包括：复数乘法模块和IFFT模块，所述复数乘法模块通过IFFT模块连接DA转换单元。

有益效果：与现有技术相比，本实用新型具有以下优点：

灵巧噪声干扰兼具欺骗干扰和噪声干扰的特点，能够更好的利用干扰能量，具有良好的干扰性能，因此对其进行深入的研究和设计开发具有重大的战略意义。

附图说明

图1是本实用新型的原理框图；

图2是本实用新型的结构框图；

图3是本实用新型的灵巧噪声干扰单元的结构框图。

具体实施方式

一种灵巧噪声干扰装置，包括接收单元、中频信号处理单元和发射单元；其中，中频信号处理单元包括：AD转换单元、延时调制单元、噪声产生单元、灵巧噪声干扰单元和DA转换单元；接收单元依次通过中频信号处理单元中的AD转换单元、延时调制单元、灵巧噪声干扰单元和DA转换单元与发射单元相连接；灵巧噪声干扰单元还连接噪声产生单元。

前述接收单元包括天线接收端和下变频模块；发射单元包括上变频模块和天线发射端；天线接收端通过下变频模块连接AD转换单元；DA转换单元通过上变频模块连接天线发射端。

前述噪声产生单元产生高斯白噪声信号。

前述延时调制单元包括FFT模块和至少两组地址控制模块；其中，地址控制模块包括QDR-Ⅱ和存储延迟；存储延迟与其对应的QDR-Ⅱ连接，各个地址控制模块的存储延迟依次相连。

前述的灵巧噪声干扰装置，延时调制单元的两组地址控制模块分别设置在两块FPGA控制面板上，两块FPGA控制面板为FPGA1和FPGA2；AD转换单元和一组地址控制模块设置在FPGA1上，FPGA1上还设有高速发送TX；延时调制单元的另一组地址控制模块、噪声产生单元、灵巧噪声干扰单元和DA转换单元设置在FPGA2上，FPGA2上还设置有高速接收RX和FFT；FPGA1上的一组地址控制模块的存储延迟通过高速发送TX连接FPGA2上的高速接收RX后，再与FPGA2上另一组地址控制模块的存储延迟连接；FPGA2上另一组地址控制模块的存储延迟通过FFT与灵巧噪声干扰单元连接和DA转换单元依次连接。

前述的灵巧噪声干扰装置，噪声产生单元包括：线性反馈移位寄存器LFSR、FFT和ROM存储模块；线性反馈移位寄存器LFSR通过FFT和ROM存储模块连接灵巧噪声干扰单元。

前述的灵巧噪声干扰装置，灵巧噪声干扰单元包括：复数乘法模块和IFFT模块，复数乘法模块通过IFFT模块连接DA转换单元。

下面结合实施例对本实用新型作更进一步的说明。

如图1所示，为本实用新型的原理框图；一种灵巧噪声干扰装置，包括接收单元、中频信号处理单元和发射单元；其中，中频信号处理单元包括：AD转换单元、延时调制单元、噪声产生单元、灵巧噪声干扰单元和DA转换单元；所述接收单元的下变频模块通过天线接收信号，将处理后的信号传输到中频信号处理单元，信号在中频信号处理单元中通过AD转换单元、延时调制单元处理后输出雷达信号s(t)，再将雷达信号s(t)输入灵巧噪声干扰单元，通过灵巧噪声干扰单元和DA转换单元后再由发射单元的上变频模块将处理后的灵巧噪声干扰信号J₂(t)传送到天线，并通过天线发出灵巧噪声干扰信号J₂(t)；其中，灵巧噪声干扰单元还接收噪声产生单元发出的噪声干扰信号n(t)。

前述灵巧噪声干扰信号J₂(t)的表达式如公式(1)所示：

J₂(t)＝s(t)*n(t) (1)

其中，s(t)为干扰装置接收的雷达信号，n(t)为噪声干扰信号，*为卷积运算。

前述噪声产生单元发出的噪声干扰信号n(t)为高斯白噪声信号。

如图2所示，前述延时调制单元包括FFT模块和至少两组地址控制模块；其中，所述地址控制模块包括QDR-Ⅱ和存储延迟；其中，所述存储延迟接收输入信号和对应QDR-Ⅱ发出的延迟量，再反馈延迟信息至对应QDR-Ⅱ，并将延迟处理后的信号发出。

前述的灵巧噪声干扰装置，所述延时调制单元的两组地址控制模块分别设置在两块FPGA控制面板上，所述两块FPGA控制面板为FPGA1和FPGA2；其中，所述AD转换单元和一组地址控制模块设置在FPGA1上，FPGA1上还设有高速发送TX，所述高速发送TX将延迟处理后的信号发送至另一块FPGA控制面板FPGA2上；所述FPGA2上设置有高速接收RX、FFT模块、延时调制单元的另一组地址控制模块、噪声产生单元、灵巧噪声干扰单元和DA转换单元；其中，所述高速接收RX接收FPGA1上高速发送TX发送的延迟处理后的信号，再通过另一组地址控制模块和FFT模块输出雷达信号s(t)并发送至灵巧噪声干扰单元。

前述噪声产生单元包括线性反馈移位寄存器LFSR、连续滑窗FFT和ROM存储模块；所述线性反馈移位寄存器LFSR发出信号通过连续滑窗FFT后生成噪声干扰信号n(t)并发送到ROM存储模块，ROM存储模块再将噪声干扰信号n(t)发送至灵巧噪声干扰单元。

前述灵巧噪声干扰单元包括复数乘法模块和IFFT模块，所述复数乘法模块接收雷达信号s(t)和噪声干扰信号n(t)，再通过IFFT模块输出灵巧噪声干扰信号J₂(t)至DA转换单元。

延时调制单元负责完成传统欺骗式干扰的功能，即产生雷达径向任意距离的假目标，该单元由两组地址控制模块组成，通过改变输入信号和输出信号的地址差值来实现信号的延时，差值即为信号的延时量，延时量即反应灵巧噪声干扰装置距离雷达的距离，可以是一个固定值也可以是时间的连续变化函数，这里可以根据具体要求改变，延时调制单元的输出端与灵巧噪声干扰单元的输入端相连。

噪声产生单元负责产生噪声干扰信号供后面处理单元使用，由于高斯噪声的遮盖性能最佳，所以本单元产生的噪声干扰为高斯白噪声信号。

所述灵巧噪声干扰单元是该系统的核心模块，负责产生灵巧噪声干扰，其中关键部分是实现雷达信号与噪声干扰信号的卷积运算。

与现有噪声干扰技术相比，本实用新型的优势在于：传统干扰装置噪声发射信号为：J₁(t)＝n(t)；而灵巧噪声干扰装置发射信号为：J₂(t)＝s(t)*n(t)；

其中上述公式中函数均为时间t的函数，s(t)为干扰装置接收的雷达信号，n(t)为噪声干扰信号，灵巧噪声干扰装置中运算为卷积运算。从中可以看出灵巧噪声干扰是雷达信号与噪声干扰信号的卷积，因此既可以自动瞄准信号频率，还可以获得雷达脉冲压缩处理增益，这两点是常规噪声干扰所不能实现的。

在本实用新型中各级中频信号处理单元均采用X6-3GSPS信号处理板。X6-3GSPS信号处理板卡是一块带3GSPS 12bit ADC、3GSPS 12bit DAC、两片Xilinx Virtex-6FPGA和超大容量动态存储器DDR3以及高速双口静态存储器QDR-Ⅱ+的6U cPCI接口的标准板卡，Xilinx Virtex-6SX315T/475T外配4Gbit DDR3SDRAM和144Mbit QDR-Ⅱ+存储器为诸如雷达和直接射频数字化的应用提供了一个非常高性能的DSP核，使用VHDL语言对X6-3GSPS宽带信号处理板进行二次开发，以Xilinx Virtex6FPGA作为信号处理核心搭建的软件无线电平台，可以高效地完成该灵巧噪声干扰装置中所需要的各级信号处理工作，信号由AD转换单元输入FPGA，经过数字下变频处理后再进入灵巧噪声产生部分，最后经过数字上变频处理由DA转换单元输出，下面对灵巧噪声干扰的具体实现单元做出详细说明，图2是本实用新型的结构框图：

延时调制单元由两组地址控制模块实现，FPGA中的延时控制时钟为187.5MHz，FPGA1和FPGA2中的地址控制模块可以共同实现的最大延时量为5.59ms，通过地址控制模块改变输入信号和输出信号的地址差值来实现信号的延时，差值即为信号的延时量。

噪声产生单元采用线性反馈移位寄存器方法LFSR实现，产生视频带宽可调的高斯白噪声，然后对高斯白噪声信号做连续滑窗FFT处理至频域，并存储在ROM中供后续复数乘法模块使用。

灵巧噪声干扰单元采用频域计算的方法来实现，因为信号在时域卷积运算同时可以看作是频域的乘法运算。因此这一部分的实现结构包括了LFSR模块、FFT模块和ROM存储构成的噪声产生单元，两级QDR-Ⅱ存储延时模块、FFT模块构成的目标回波单元，以及复数乘法模块、IFFT模块构成的运算单元。

具体实现灵巧噪声干扰单元的局部结构框图见图3，首先对LFSR算法产生的噪声干扰信号做FFT处理，把处理后的IQ数据存储于ROM中，再对经过两级QDR-Ⅱ存储延时处理的回波数据做FFT处理并产生IQ数据，最后在运算单元对噪声产生单元的IQ数据和目标回波单元的IQ数据做复数乘法和IFFT运算，最后经DA转换单元后输出。

以上所述仅是本实用新型的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本实用新型原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。