一种基于量化时延法提高FID信号测频精度的方法及电路与流程

本发明涉及地球弱磁场测量技术领域，特别是涉及一种基于量化时延法提高FID信号测频精度的方法及电路。

背景技术：

动态核极化磁力仪具有功耗低、无死区、灵敏度高等特点，在地球物理磁法勘探、地球科学研究、反潜、卫星磁测这些领域得到了普遍应用。动态核极化磁力仪通常包括两种共振系统：电子自旋共振和核磁共振，该仪器利用射频电磁场产生的电子自旋共振和两个共振系统的耦合弛豫作用，将电子自旋共振的能量转移到核磁共振，从而提高了传感器中质子自旋的宏观磁矩，并在偏转磁场的作用下输出FID信号(Free Induction Decay Singal，自由感应衰减信号)，动态核极化磁力仪通过测量FID信号频率，利用旋磁比计算得到当前的地磁场强度，因此其测频精度直接决定了磁场的测量精度。但在实际应用中，动态核极化磁力仪直接测得的FID信号频率并不高。

目前，通常采用基于CPLD(Complex Programable Logic Device，复杂可编程逻辑器件)的多周期同步法提高动态核极化磁力仪FID信号测频精度，或将两种测量功能的磁力仪设计利用单刀双掷开关、配谐电容及不同的极化电路，实现了静态极化测量和动态极化测量的统一，或采用FFT算法(Fast Fourier Transform Algorithm，快速傅氏变换算法)和CZT算法(Chirp Z-transform，线性调频Z变换算法)相结合的测频方法，利用FFT算法得到频率粗略值，再由CZT算法进行频谱细化，将传统的时域测量转换到频域测量。

但，第一个方法采用的是比较器和CPLD进行测量，没有考虑对时钟边沿不同步的部分进行误差补偿；第二个方法采用的是传统的硬件测量方法，因后期FID信号衰减到后期，信噪比过低，不可避免的会有计数误差；第三个方法采用ADC+FFT+CZT的算法，消除了信噪比过低的计数误差，却也会因信号质量变差，影响测频精度。

技术实现要素：

有鉴于此，本发明的实施例提供了一种基于量化时延法提高动态核极化磁力仪FID信号测频精度的电路和方法。

本发明的实施例提供：

一种基于量化时延法提高FID信号测频精度的电路，包括动态核极化弱磁传感器、高频振荡电路、信号调理电路、滞回比较器、晶振电路、FPGA数字测频模块(Field Programmable Gate Array，现场可编程门阵列)、控制器和存储单元，所述动态核极化弱磁传感器的输入端连接高频振荡电路，所述高频振荡电路激励动态核极化弱磁传感器产生FID信号，所述动态核极化弱磁传感器的输出端连接信号调理电路，所述信号调理电路连接滞回比较器，所述信号调理电路调理动态核极化弱磁传感器输出的FID信号，并将调理后的FID信号输入滞回比较器，所述滞回比较器和晶振电路的输出端均连接FPGA数字测频模块，所述晶振电路输出时基信号，所述滞回比较器输出待测信号，所述FPGA数字测频模块连接控制器，所述控制器连接存储单元，所述FPGA数字测频模块对时基信号和待测信号进行处理，所述控制器读取FPGA数字测频模块的处理结果，并计算FID信号的频率，所述存储单元存储计算结果。

进一步，所述FPGA数字测频模块包括控制信号部分、计数部分和误差补偿部分，所述控制信号部分、计数部分和误差补偿部分相互连接，所述控制信号部分、计数部分和误差补偿部分相互连接，所述控制信号部分包括可编程分频器和两个D触发器，所述可编程分频器能够根据实际测试情况调整分频比，所述计数部分包括第一计数器和第二计数器，所述误差补偿部分包括两个时间间隔测量单元，每一时间间隔测量单元均由若干单位延时单元、若干D触发器和锁存器构成，所述单位延时单元连接D触发器，所述D触发器连接锁存器。

一种基于量化时延法提高FID信号测频精度的方法，包括以下步骤：

(1)将动态核极化弱磁传感器产生的FID信号经过调理和整形，转换为待测信号；

(2)将时基信号和步骤(1)得到的待测信号分别输入FPGA数字测频模块，所述FPGA数字测频模块通过等精度测频法对时基信号和待测信号进行处理；

(3)通过控制器读取FPGA数字测频模块的处理结果，并对步骤(2)处理后的数据进行频率计算和误差补偿，得到FID信号的频率。

进一步，所述步骤(1)中，动态核极化弱磁传感器通过高频振荡电路的激励产生FID信号，所述FID信号输入信号调理电路，所述信号调理电路对FID信号进行调理，并将调理后的信号输入滞回比较器，经过滞回比较器的整形后得到待测信号。

进一步，所述高频振荡电路产生射频磁场，所述射频磁场使动态核极化弱磁传感器中的电子自旋系统共振，所述动态核极化弱磁传感器内有自由基，通过自由基完成电子系统能量到质子系统能量的转移，再将质子系统能量通过直流脉冲激励以产生FID信号。

进一步，所述信号调理电路对动态核极化弱磁传感器输出的FID信号进行放大和滤波调理。

进一步，所述步骤(2)中，时基信号由晶振电路输出，所述FPGA数字测频模块的控制信号部分将时基信号通过可编程分频器得到参考闸门信号，所述参考闸门信号通过D触发器同步待测信号得到实际闸门信号，所述实际闸门信号通过另一D触发器同步时基信号得到时基闸门信号，所述时基闸门信号为控制信号；

所述FPGA数字测频模块的计数部分将时基信号和实际闸门信号送入第一计数器中，由实际闸门信号脉冲上升沿之后的时基信号的第一个脉冲启动第一计数器计数，实际闸门信号下降沿之后的时基信号的脉冲关闭第一计数器，得到时基信号的脉冲个数；

将待测信号和实际闸门信号送入第二计数器中，由实际闸门信号脉冲上升沿之后的待测信号的第一个脉冲启动第二计数器计数，实际闸门信号下降沿之后待测信号的脉冲关闭第二计数器，得到待测信号的脉冲个数；

所述FPGA数字测频模块的误差补偿部分的两个时间间隔测量单元均以实际闸门信号作为启动信号，控制信号作为结束信号，一个时间间隔测量单元的D触发器选用上升沿触发，另一时间间隔测量单元的D触发器选用下降沿触发，通过量化时延法计算实际闸门时间。

进一步，所述实际闸门信号的边沿与时基信号的边沿不同步的部分采用量化时延法计算误差补偿时间，所述实际闸门信号的边沿与时基信号的边沿同步的部分直接采用第一计数器对时基信号进行测量，第二计数器对待测信号进行测量。

进一步，所述量化时延法计算实际闸门时间包括以下步骤：

确定启动脉冲信号在传播过程中经过的延迟链中的延迟单元和延时量；

启动脉冲信号经过每一延迟单元后对停止脉冲信号进行实时采样，当停止脉冲信号从低电平变为高电平时，在有效上升沿下D触发器便锁存了启动脉冲信号到达的具体位置，得到一条n+1位序列码并锁存；

对测得的序列码进行分析，测量结果取决于序列码中发生低电平跳变为高电平的最低位所在的位置，此时的数值即为延时单元的个数，可以计算得到时间间隔测量单元的误差补偿时间；

通过第一计数器测得的时基信号的脉冲数值和量化延时法测得的信号边沿不同步部分的误差补偿时间得到实际闸门时间，计算公式如下：

t＝n₁×T_c+(n₃-n₄)τ

式中：t为实际闸门时间，n₁为时基信号的脉冲个数，T_c为时基信号周期，n₃、n₄分别为两个时间间隔测量单元的延时单元个数，τ为延时量。

进一步，所述步骤(3)中，FID信号的频率计算公式为：

式中：f₀为FID信号的频率，n₂为待测信号的脉冲个数。

与现有技术相比，本发明具有以下有益效果：

1、利用等精度测频的原理，采取“粗测+细测”精密测量的方法，大幅度提高了测频精度，“细测”的方式利用量化时延法对标准时钟边沿与待测信号边沿的不同步进行了时间补偿，并且测频的分辨率取决于单位延时单元的延时量，极大程度上提高了磁力仪的测频精度；

2、量化时延法是基于时间内插延迟线技术，克服了模拟内插器硬件复杂、难于实现的缺陷，测量系统由数字电路构成，可集成于FPGA中，易于实现且可靠性高；

3、此测频方法能够根据实际情况对相应的软件搭接及芯片选择作出调整，降低了改造成本。

附图说明

图1是本发明一种基于量化时延法提高FID信号测频精度的电路一实施例的电路总体框图。

图2是本发明一实施例的工作流程图。

图3是图1中FPGA数字测频模块的电路图。

图4是本发明一实施例中采用的测频方法的原理波形图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地描述。

请参考图1，本发明的实施例提供了一种基于量化时延法提高FID信号测频精度的电路，包括高频振荡电路1、动态核极化弱磁传感器2、信号调理电路3、滞回比较器4、晶振电路5、FPGA数字测频模块6、控制器7和存储单元8，在一实施例中，所述存储单元为U盘，动态核极化弱磁传感器2的输入端连接高频振荡电路1，高频振荡电路1激励动态核极化弱磁传感器2产生FID信号，动态核极化弱磁传感器2的输出端连接信号调理电路3，信号调理电路3连接滞回比较器4，信号调理电路3调理动态核极化弱磁传感器2输出的FID信号，信号调理电路3对动态核极化弱磁传感器2输出的FID信号进行放大和滤波调理，并将调理后的FID信号输入滞回比较器4，滞回比较器4和晶振电路5的输出端均连接FPGA数字测频模块6，晶振电路5输出时基信号，滞回比较器4对调理后的FID信号进行处理后输出待测信号，FPGA数字测频模块6连接控制器7，控制器7连接存储单元8，FPGA数字测频模块6对时基信号和待测信号进行处理，控制器7读取FPGA数字测频模块6的处理结果，并计算FID信号的频率，存储单元8存储计算结果。

请参考图3，FPGA数字测频模块6包括控制信号部分61、计数部分62和误差补偿部分63，控制信号部分61、计数部分62和误差补偿部分63相互连接。

控制信号部分61包括可编程分频器611和两个D触发器601，可编程分频器611能够根据实际测试情况调整分频比。

计数部分62包括第一计数器(CNT1)621和第二计数器(CNT2)622。

误差补偿部分63包括两时间间隔测量单元631，每一时间间隔测量单元631均由若干单位延时单元632、若干D触发器601和锁存器634构成，单位延时单元632连接D触发器601，D触发器601连接锁存器634。

请参考图2，本发明的实施例提供了一种基于量化时延法提高FID信号测频精度的方法：

(1)动态核极化弱磁传感器2通过高频振荡电路1的激励产生FID信号，高频振荡1电路产生射频磁场，射频磁场使动态核极化弱磁传感器2中的电子自旋系统共振，动态核极化弱磁传感器2内有自由基，通过自由基完成电子系统能量到质子系统能量的转移，再将质子系统能量通过直流脉冲激励以产生FID信号，FID信号输入信号调理电路3，信号调理电路3对FID信号进行放大和滤波调理，并将调理后的信号输入滞回比较器4，经过滞回比较器4的整形后得到待测信号；

(2)晶振电路5输出时基信号，将时基信号和步骤(1)得到的待测信号分别输入FPGA数字测频模块6，所述FPGA数字测频模块6通过等精度测频法对时基信号和待测信号进行处理；

FPGA数字测频模块6的控制信号部分61将时基信号通过可编程分频器611得到参考闸门信号，参考闸门信号通过一D触发器601同步待测信号得到实际闸门信号，实际闸门信号通过另一D触发器601同步时基信号得到时基闸门信号，时基闸门信号为控制信号；

之后，计数部分62将时基信号和实际闸门信号送入第一计数器621中，由实际闸门信号脉冲上升沿之后的时基信号的第一个脉冲启动第一计数器621计数，实际闸门信号下降沿之后的时基信号的脉冲关闭第一计数器621，得到时基信号脉冲的个数；将方波信号和实际闸门信号送入第二计数器622中，由实际闸门信号脉冲上升沿之后的待测信号的第一个脉冲启动第二计数器622计数，实际闸门信号下降沿之后待测信号的脉冲关闭第二计数器622，得到待测信号的脉冲个数；

误差补偿部分63的两个时间间隔测量单元631均以实际闸门信号作为启动信号，控制信号作为结束信号，一个时间间隔测量单元631的D触发器601选用上升沿触发，另一时间间隔测量单元631的D触发器601选用下降沿触发，通过量化时延法计算实际闸门时间，实际闸门信号的边沿与时基信号的边沿不同步的部分采用量化时延法计算误差补偿时间，所述实际闸门信号的边沿与时基信号的边沿同步的部分直接采用第一计数器621对时基信号进行测量，第二计数器622对待测信号进行测量；

量化时延法计算实际闸门时间包括以下步骤：

确定启动脉冲信号在传播过程中经过的延迟链中的延迟单元和延时量；

启动脉冲信号经过每一延迟单元后对停止脉冲信号进行实时采样，当停止脉冲信号从低电平变为高电平时，在有效上升沿下D触发器601便锁存了启动脉冲信号到达的具体位置，得到一条n+1位序列码并锁存；

对测得的序列码进行分析，测量结果取决于序列码中发生低电平跳变为高电平的最低位所在的位置，此时的数值即为延时单元的个数，可以计算得到时间间隔测量单元的误差补偿时间；

通过第一计数器测得的时基信号脉冲数值和量化延时法测得的信号边沿不同步部分的误差补偿时间得到实际闸门时间。

若参考闸门时间T与实际闸门时间t相等，则：T＝t,t＝n₁gT₀＝n₂gT_c，可得到待测频率为：

式中：f₀为待测信号，f_c为时基信号频率，n₁，n₂分别为时基信号和待测信号脉冲的个数。

在实际测量中，对待测信号f₀计数的起止时间都是由该信号的上升沿触发的，在闸门时间t内对f₀的计数无误差；对时基信号f_c的计数n₁最多相差一个数的误差，即Δn₁，故测量的相对误差为：

故测量频率的精度与待测信号无关，只与闸门时间和时基信号的频率有关，因此准确测量出闸门时间，使用频率高的时基信号，都能提高测量的精度。

如图4所示，实际测量中，实际闸门时间不是固定的值，由于同待测信号同步，其值为待测信号周期的整数倍，消除了对待测信号f₀的计数误差，但是，实际闸门信号的边沿与时基信号的边沿在测量过程中并不完全同步，存在相应的误差。

同步部分：G1是参考闸门同待测信号同步得到的实际闸门信号，G2是实际闸门信号同步时基信号所得到的控制信号，在连续测频时，第一计数器621、第二计数器622连续计数，其所记录的数值n₁、n₂分别表示时基信号脉冲个数和待测信号脉冲个数。

不同步部分：将实际闸门信号脉冲的上升沿作为一时间间隔测量单元的启动信号，即S1，时基闸门信号脉冲的上升沿作为停止信号，即E1；将实际闸门信号脉冲的下降沿作为另一时间间隔测量单元的启动信号，即S2，时基闸门信号脉冲的下降沿沿作为停止信号，即E2，两个时间间隔测量单元631所测得的延时单元个数分别为n₃、n₄，采用的是量化时延法来对实际闸门时间进行测量的误差补偿时间。

设启动脉冲信号依次经过n+1级延迟单元，延迟单元的延时量为τ，时基信号周期为T_c，在经过第n级延迟单元后与停止信号的上升边沿重合，则待测时间间隔T_x为：

T_x＝nτ；

因此，在测量中，实际闸门时间为：

t＝n₁×T_c+ΔT₁-ΔT₂；

ΔT₁＝n₃gτ，ΔT₂＝n₄gτ；

则：t＝n₁×T_c+(n₃-n₄)τ；

(4)通过控制器7读取FPGA数字测频模块6的处理结果，并对步骤(2)处理后的数据进行频率计算和误差补偿，得到FID信号的频率；

FID信号的频率计算公式为：

式中：f₀为FID信号的频率，n₂为待测信号的脉冲个数。

本发明利用等精度测频的原理，采取“粗测+细测”精密测量的方法，大幅度提高了测频精度；量化时延法是基于时间内插延迟线技术，克服了模拟内插器硬件复杂、难于实现的缺陷，测量系统由数字电路构成，可集成于FPGA中，易于实现且可靠性高；此测频方法的分辨率取决于单位延时单元的延时量，能够根据实际情况对相应的软件搭接及芯片选择作出调整，降低了改造成本。

在不冲突的情况下，本文中上述实施例及实施例中的特征可以相互结合。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。