基于特征时常数的势垒层内陷阱分布表征方法与流程

本发明属于微电子测试领域，特别涉及一种基于特征时常数的势垒层内陷阱分布表征方法，用于异质结晶体管，特别是以iii-v族材料为代表的宽禁带半导体器件的工艺优化和可靠性分析。

背景技术：

以iii-v族材料为代表的宽禁带半导体材料有很多优点，用其制备的异质结晶体管器件具有工作电流大、工作速度快的优点，在高频、高功率、微波及通讯雷达等领域具有巨大的优势和广泛的应用前景。因此该类型器件自诞生以来就成为大家研究的热点。

半导体器件技术飞速发展，但是在高频、大信号的驱动下，微电子器件的输出电流摆幅剧减，输出功率密度下降，这种现象称为电流崩塌效应。在高温，高压等恶劣环境以及大功率应用下的器件也会出现漏电流下降、阈值电压漂移等现象，严重影响器件工作的稳定性，究其原因，研究者认为是器件在制备工艺过程中或是在不同使用环境下向势垒层引入了陷阱。因此，测量器件中势垒层内陷阱俘获电子的数量可以评估势垒层陷阱对退化的影响程度，进而优化器件制备工艺，提高器件的可靠性。

传统测量器件电流崩塌的方法是采用半导体参数分析仪对异质结半导体器件进行直流或脉冲测试，通过比较不同脉冲电压和直流电压下的最大输出电流，得到电流崩塌量，然而这种方法无法得到器件栅极下方势垒层内陷阱的总数量以及陷阱俘获/释放电子的数量在不同脉宽间隔内的分布情况，因此也就无法对异质结半导体器件的制造工艺进行优化，影响异质结半导体器件的工作稳定性。

技术实现要素：

本发明的目的在于针对上述现有技术的不足，提出一种基于特征时常数的势垒层内陷阱分布表征方法，以实现对异质结半导体器件制造工艺的优化，提高器件的工作稳定性。

为实现上述目的，本发明的技术方案包括如下步骤：

1)制作待测试器件：利用异质结外延工艺依次从下向上制备衬底、成核层、缓冲层、插入层和势垒层，再在半导体材料上淀积金属电极，制备出源极s和漏极d，在源漏之间制备栅极g，记极栅与漏极的间距为lgd，栅极与源极的间距为lgs，漏极与源极的间距为lds，栅极、源极及漏极三个电极的长度分别为lg，ls，ld；

2)连接测试电路：将源极s的一端与漏极d连接，另一端与第二电流表a2连接，将栅极g的一端依次与脉冲电源e和第一电流表a1连接，将第二电流表a2和脉冲电源e的另一端均接地；

3)计算势垒层内陷阱填充动态平衡时俘获/释放的电子数量：

3a)在待测试器件的栅极g上施加p个周期的脉冲电压，脉冲电压的脉冲高电平为vh、低电压平为vl、高电平脉宽为wh低电平脉宽为wl及脉冲周期t＝wh+wl。分别读出第一电流表a1的示数ig(t)和第二电流表a2的示数ids(t)；

3b)对待测试器件栅极g施加0v的低电平脉冲，得到势垒层陷阱俘获电子电流i(t)＝ig(t)-ids(t)，并规定势垒层陷阱俘获电子形成的电流方向为正；

3c)对待测试器件栅极g施加大于0v的高电平脉冲，得到势垒层陷阱释放电子电流i(t)＝-|ig(t)-ids(t)|，并规定势垒层陷阱释放电子形成的电流方向为负；

3e)根据电荷量和电流的关系，计算第p和第p-1个脉冲周期内件势垒层陷阱俘获/释放的电子数量分别为：

其中p为正整数，t为脉冲周期；e为电子电量，其大小为1×10^-19c；

3f)计算步骤3e)中测得的n(p)和n(p-1)的相对误差，判定势垒层陷阱俘获/释放电子数量是否达到动态平衡：

若则判定势垒层陷阱俘获/释放电子数量达到动态平衡，停止施加脉冲电压，记此时的势垒层内陷阱俘获/释放的总电子数量为n＝n(p)；

反之，未达到动态平衡，则继续执行步骤3a)至3e)，直至符合俘获/释放电子数量动态平衡条件；

4)计算势垒层内陷阱俘获电子数量在不同的低电平脉宽间隔内的分布：

4a)多次改变脉冲电压的低电平宽度，保持脉冲电压的其他参数不变，重复步骤3)的所有测试步骤，依次记录势垒层内陷阱俘获的总电子数量nwl(k)，其中k＝1，2，3，…，m；

4b)根据步骤4a)，得到势垒层内陷阱在wl(k-1)-wl(k)的低电平脉宽之间的俘获的电子数量为：

δnwl(k)＝nwl(k-1)-nwl(k)，

其中，nwl(k-1)为第k-1次改变脉冲电压的低电平宽度得到的势垒层内陷阱俘获的总电子数量，nwl(k)为第k次改变脉冲电压的低电平宽度得到的势垒层内陷阱俘获的总电子数量；

5)计算势垒层内陷阱释放电子数量在不同的高电平脉宽间隔内的分布：

5a)多次改变脉冲的高电平宽度，保持脉冲电压的其他参数不变，重复步骤3)的所有测试步骤，依次记录势垒层内陷阱释放的总电子数量nwh(k)；

5b)根据步骤5a)，得到势垒层内陷阱在wh(k)-wh(k-1)的高电平脉宽之间释放的电子数量为：δnwh(k)＝nwh(k)-nwh(k-1)，其中，nwh(k-1)为第k-1次改变脉冲电压的高电平宽度得到的势垒层内陷阱俘获的总电子数量，nwh(k)为第k次改变脉冲电压的高电平宽度得到的势垒层内陷阱释放的总电子数量。

本发明与现有技术相比具有如下优点：

1)可直接表征陷阱俘获/释放电子的分布情况。

本发明通过测量计算不仅可以直接得到栅极下方势垒层俘获的电子总数，还可以得到在不同低电平脉宽间隔内势垒层内陷阱俘获电子数量的分布情况，以及在不同高电平脉宽间隔内势垒层内陷阱释放电子数量的分布情况，由此反应了在不同低、高电平脉宽间隔内势垒层内陷阱数量的分布情况；

2)测试设备和测试过程简单。

本发明所需测试设备及测试过程非常简单，仅需监测施加脉冲电压过程中的两个电流表示数，再经简单的数学公式对测试数据快速处理，就可得到测试器件栅极下方势垒层陷阱俘获的电子数量；

3)本发明由于给器件施加的脉冲宽度的间隔就是陷阱俘获和释放电子的时常数，因而通过在不同的脉宽下测试，可得到陷阱俘获和释放电子数量随时常数的分布情况。

附图说明

图1是本发明的实现流程图；

图2是本发明的测试电路示意图；

图3是对图1施加p个脉冲过程中电流表示数实时变化示意图；

图4是本发明中势垒层内陷阱俘获电子数量随低电平脉宽变化示意图；

图5是本发明中势垒层内陷阱俘获电子时常数分布随低电平脉宽变化示意图；

图6是本发明中势垒层内陷阱释放电子数量随高电平脉宽变化示意图；

图7是本发明中势垒层内陷阱释放电子时常数分布随高电平脉宽变化示意图。

具体实施方式

下面结合附图和实施例，对本发明的具体实施方式作进一步的详细说明。实施例用于说明本发明，但不用来限制本发明的范围。

参照图1，本步骤的具体实现如下：

步骤1，制作待测试器件。

1a)利用异质结外延工艺依次从下向上制备衬底、成核层、缓冲层、插入层和势垒层；

1b)再在势垒层上淀积金属电极，制备出源极s和漏极d，在源漏之间制备栅极g，记极栅与漏极的间距为lgd，栅极与源极的间距为lgs，漏极与源极的间距为lds，记栅极、源极及漏极三个电极的长度分别为lg，ls，ld；

本实例设但不限于极栅与漏极的间距lgd＝2.5μm，栅极与源极的间距lgs＝2.5μm，漏极与源极的间距lds＝5.4μm；

本实例设但不限于栅极、源极及漏极的长度分别为lg＝0.4μm，ls＝0.5μm，ld＝0.5μm；

本发明应用的待测试器件满足lgd＞5lg，lgs＞5lg，可忽略器件势垒层内的陷阱对栅极界面处电子的俘获作用。

步骤2，连接测试电路。

参照图2，将源极s的一端与漏极d连接，另一端与第二电流表a2连接，将栅极g的一端依次与脉冲电源e和第一电流表a1连接，将第二电流表a2和脉冲电源e的另一端均接地。

步骤3，计算势垒层内陷阱填充达到动态平衡时俘获/释放的电子数量。

参照图3，本步骤对电流表示数的读取以及判定俘获俘获/释放电子是否达到动态平衡的具体测试步骤如下：

3a)先在待测试器件的栅极g上施加p个周期的脉冲电压，该脉冲电压的高电平为vh，低电压平为vl，高电平脉宽为wh，低电平脉宽为wl，脉冲周期t＝wh+wl；再分别读出第一电流表a1的示数ig(t)和第二电流表a2的示数ids(t)；

3b)对待测试器件栅极g施加0v的低电平脉冲，得到势垒层陷阱俘获电子电流i(t)＝ig(t)-ids(t)，并规定势垒层陷阱俘获电子形成的电流方向为正；

3c)对待测试器件栅极g施加大于0v的高电平脉冲，得到势垒层陷阱释放电子电流i(t)＝-|ig(t)-ids(t)|，并规定势垒层陷阱释放电子形成的电流方向为负；

3e)根据电荷量和电流的关系，计算第p个脉冲周期内件势垒层陷阱俘获/释放的电子数量n(p):

计算第p-1个脉冲周期内件势垒层陷阱俘获/释放的电子数量n(p-1)：

其中p为正整数，t为脉冲周期；e为电子电量，其大小为1×10^-19c；

3f)计算步骤3e)中的第p个脉冲周期内件势垒层陷阱俘获/释放的电子数量n(p)和第p-1个脉冲周期内件势垒层陷阱俘获/释放的电子数量n(p-1)的相对误差，判定势垒层陷阱俘获俘获/释放电子数量是否达到动态平衡：

若则判定势垒层陷阱俘获俘获/释放电子数量达到动态平衡，停止施加脉冲电压，记此时的势垒层内陷阱俘获的总电子数量为n＝n(p)；

反之，未达到动态平衡，则继续执行步骤3a)至3e)，直至符合俘获/释放电子数量动态平衡条件。

步骤4，计算势垒层内陷阱俘获电子数量在不同的低电平脉宽间隔内的分布。

本步骤通过改变低电平宽度得到势垒层内陷阱俘获电子数量变化的具体测试步骤如下：

4a)依次改变脉冲电压的低电平宽度为wl(1)，wl(2)，wl(3)，...，wl(m)，并保持脉冲电压的脉冲高电平vh、脉冲低电平vl及高电平脉宽wh不变，重复步骤3的所有测试步骤，依次记录势垒层内陷阱俘获的总电子数量nwl(k)，得到势垒层内陷阱俘获电子数量随低电平脉宽变化示意图，如图4，其中wl(1)<wl(2)<wl(3)<...<wl(m)，k＝1，2，3，…，m，m为正整数；

4b)根据步骤4a)，得到势垒层内陷阱在wl(k-1)-wl(k)的低电平脉宽之间的俘获的电子数量为：δnwl(k)＝nwl(k)-nwl(k-1)，其中nwl(k-1)为第k-1次改变脉冲电压的低电平宽度得到的势垒层内陷阱俘获的总电子数量，nwl(k)为第k次改变脉冲电压的低电平宽度得到的势垒层内陷阱俘获的总电子数量；

4c)根据步骤4b)的公式得到如图5所示的在不同低电平脉宽间隔内势垒层内陷阱俘获电子数量δnwl(k)的分布情况，根据半导体物理的理论，给待测器件施加的俘获电子的脉冲的时间就是陷阱俘获电子的时常数，因此图5实质上表征了不同时常数内陷阱俘获电子数量δnwl(k)的分布情况。

步骤5，计算势垒层内陷阱释放电子数量在不同的高电平脉宽间隔内的分布。

本步骤通过改变低电平宽度得到势垒层内陷阱俘获电子数量变化实现，其步骤如下：

5a)依次改变脉冲电压的高电平宽度为wh(1)，wh(2)，wh(3)，...，wh(m)，并保持脉冲电压的脉冲高电平vh、脉冲低电平vl及低电平脉宽wl不变，重复步骤3的所有测试步骤，依次记录势垒层内陷阱俘获的总电子数量nwh(k)，得到势垒层内陷阱释放电子数量随高电平脉宽变化示意图，如图6，其中wh(1)<wh(2)<wh(3)<...<wh(m)，k＝1，2，3，…，m，m为正整数；

5b)根据步骤5a)，得到势垒层内陷阱在wh(k-1)-wh(k)的高电平脉宽之间释放的电子数量为：δnwh(k)＝nwh(k-1)-nwh(k)，其中nwh(k)为第k次改变脉冲电压的高电平宽度得到的势垒层内陷阱释放的总电子数量，nwh(k-1)为第k-1次改变脉冲电压的高电平宽度得到的势垒层内陷阱释放的总电子数量；

5c)根据步骤5b)的公式，得到如图7所示的在不同的高电平脉宽之间势垒层内陷阱释放的电子数量δnwh(k)的分布情况；根据半导体物理的理论，给待测器件施加的释放电子的脉冲宽度的时间就是陷阱释放电子的时常数，因此图7实质上表征了不同时常数内陷阱释放电子δnwh(k)的分布情况。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，显然对于本领域的专业人员来说，在了解本发明的内容和原理后，在本发明的精神和原则之内可进行修改、等同替换和改进等，例如，本发明所采用的测试图形是基于iii-iv族化合物半导体异质结材料制备的晶体管器件，同样也适用于其他族元素制备的具有欧姆接触区的半导体器件，例如si、ge材料制备的mos器件。这些所作的修改、等同替换和改进均应包含在本发明的保护范围之内。