测试治具及其测试针孔的排布方法与流程

本发明涉及半导体领域，特别是涉及测试治具及其测试针孔的排布方法。

背景技术：

在当今信息时代，随着电子工业的迅猛发展，计算机、移动电话等产品日益普及。人们对电子产品的功能要求越来越多、对性能要求越来越强，而体积要求却越来越小、重量要求越来越轻。这就促使电子产品向多功能、高性能和小型化、轻量化方向发展。为实现这一目标，集成电路封装体的尺寸就要越来越小，复杂程度不断增加，于是，电路的输入/输出端口(i/o端口)就会越来越多，密度就会不断增加。为了适应这一发展要求，一些先进的高密度封装技术应运而生，例如球栅阵列封装(ballgridarraypackage，以下简称“bga封装”)及倒装芯片(以下简称“flipchip”)。

完工后的集成电路封装体在离厂前必须经过开/短路(以下简称“o/s”)测试，以确认其设计功能确已达到要求。然而，不同尺寸的集成电路封装体的引脚的数量及布局(layout)也不相同。因此，现有技术中，为了测试不同尺寸的集成电路封装体，需要为每一种尺寸的集成电路封装体设计一专用测试治具，导致测试成本居高不下。

因而，亟需提供一种能够测试不同尺寸的集成电路封装体的测试治具，以降低测试成本。

技术实现要素：

本发明的目的之一在于提供一测试治具，其能够测试具有不同的引脚数量及布局的多种规格的集成电路封装体，从而降低测试成本。

本发明的另一目的在于提供一种测试治具的多个测试针孔的排布方法。

根据本发明的一实施例，一测试治具，其包含：测试底座，其设有由阵列排布的测试针孔定义的可测试区域；该可测试区域经配置以适用于多种规格的待测试集成电路封装体；以及测试框架，其经配置以可拆卸的安装于测试底座上从而在可测试区域上进一步界定一有效测试区域，该有效测试区域小于或等于可测试区域；有效测试区域适用于多种规格的待测试集成电路封装体中的一种。

在本发明的另一实施例中，测试底座设有凹槽，可测试区域位于该凹槽；测试框架经配置以可插拔地嵌入凹槽并暴露可测试区域中的部分或全部测试针孔；测试底座设有第一安装孔，测试框架设有第一安装通孔，第一连接件经配置以贯穿第一安装通孔后插入第一安装孔以将测试框架锁定在测试底座上；测试底座设有第二安装孔，第二连接件经配置以贯穿第二安装孔后插入印刷线路板以将测试治具锁定在印刷线路板上；第一连接件和/或第二连接件为螺钉；多个测试针孔的排布随待测试的集成电路封装的引脚编号增加呈中心发散式排布，其中越靠近中心区域的测试针孔所对应的待测试的集成电路封装体的引脚编号越小；可测试区域与有效测试区域为正方形，多个测试针孔以位于正方形的中心一测试针孔呈左旋或右旋排布，或以位于正方形的中心区域中至少两测试针孔绕正方形的中心呈左旋或右旋排布；多种规格的待测试集成电路封装体是具有不同引脚数量的待测试集成电路封装体。

本发明的另一实施例还提供了一测试治具的测试针孔的排布方法，其包含：

确定待测试的集成电路封装体的规格，包括确定待测试的集成电路封装体的引脚数量；

根据所确定的引脚数量确定测试针孔排列所需的行数和列数，其中行数和列数相同，且由行数和列数定义的的测试针孔的数量大于等于引脚数量；

根据所确定测试针孔的行数和列数确定正方形的可测试区域；

在所行数和列数为奇数时，将可测试区域的中心点所在的测试针孔编号为1，并围绕中心点所在的测试针孔按顺时针或逆时针方式选择最邻近的另一测试针孔依次螺旋式进行编号，从而使可测试区域的测试针孔呈中心发散式排布；

在行数和列数为偶数时，将可测试区域的中心区域所在的四个测试针孔中的相邻两者依次编号为1、2，并围绕可测试区域的中心点按顺时针或逆时针方式选择最邻近的另两个测试针孔依次螺旋式进行编号，从而使可测试区域的测试针孔呈中心发散式排布。

在本发明的另一实施例中，测试治具是以上所述的测试治具。

本发明实施例提供的测试治具及其测试针孔的排布方法，能够测试具有不同的引脚数量及布局的多种规格的集成电路封装。相较于传统技术为每一种尺寸的集成电路封装设计一专用测试治具，本发明实施例提供的测试治具可大幅降低测试成本。

附图说明

图1所示是根据本发明一实施例的测试治具的平面示意图

图2所示是图1中的测试治具的测试底座的平面示意图

图3所示是图1中的测试治具的框架的平面示意图

图4所示是根据本发明一实施例的测试治具在使用时的剖视侧面示意图

图5所示是根据本发明一实施例的测试治具的多个测试针的排布方法的平面示意图

具体实施方式

为更好的理解本发明的精神，以下结合本发明的部分优选实施例对其作进一步说明。

图1所示是根据本发明一实施例的测试治具100的平面示意图。图2所示是图1中的测试治具100的测试底座10的平面示意图。图3所示是图1中的测试治具100的测试框架14的平面示意图。

具体的，如图1-3所示，测试治具100包含测试底座10以及测试框架14。测试底座10上设有凹槽101，该凹槽101内设有由阵列排布的多个测试针孔20定义的可测试区域102，本实施例中该可测试区域102为正方形。该多个测试针孔20中的部分或全部的测试针孔20可与多种尺寸的待测试的集成电路封装体30的引脚32(参见图4)对应设置，例如可涵盖本领域所能生产的最大尺寸的集成电路封装体30和最小尺寸的集成电路封装体30。测试框架14经配置以可拆卸的安装于测试底座10上从而在可测试区域102上进一步界定一有效测试区域120，有效测试区域120小于或等于可测试区域102，且有效测试区域120对应多种规格的待测试集成电路封装体30中的一种。类似的，本实施例中该有效测试区域120为正方形。

测试针孔换言之，测试底座10上的测试针孔20针对包括最大规格待测试的集成电路封装体30在内的多种规格的待测试集成电路封装体30提供可测试区域102，而测试框架14进一步针对特定的测试对象界定有效测试区域120，当测试最大规格的集成电路封装体30时，该可测试区域102与该有效测试区域120相同。在本实施例中，“多种规格的待测试集成电路封装体”是具有不同引脚数量的待测试集成电路封装体。优选的，该多个测试针孔20的排布随待测试的集成电路封装体30的引脚编号增加呈中心发散式排布，即越中心区域的测试针孔20所对应的待测试的集成电路封装体30的引脚编号越小。具体的发散方式有多种，例如当可测试区域102与有效测试区域120为正方形时，多个测试针孔20以位于正方形的中心一测试针孔20呈左旋或右旋排布，或以位于正方形的中心区域中至少两测试针孔20绕正方形的中心呈左旋或右旋排布(具体可参见图5)。测试针孔不同的测试框架14可具有相同的外部轮廓145和不同尺寸的开口141，以确保不同的测试框架14能够安装在同一测试底座10上且能够与不同尺寸的待测试集成电路封装体30的外部轮廓39相适应而使其卡合于测试框架14上。测试所使用的每一测试针16(参见图4)的编号与测试针孔20的编号对应，可经配置以通过对应设置的测试针孔20电性连接至待测试的集成电路封装体30的对应的引脚32以对集成电路封装体30进行电性测试。

测试框架14经配置以可插拔地嵌入凹槽101，测试框架14的开口141经配置以在测试框架14嵌入凹槽101时暴露可测试区域102中的部分或全部测试针孔20从而定义有效测试区域120。

测试底座10上进一步可设有第一安装孔103，测试框架14设有第一安装通孔143，第一连接件50经配置以贯穿第一安装通孔143后插入第一安装孔103以将测试框架14锁定在测试底座10的凹槽101内。测试底座10还可设有第二安装孔105，第二连接件52经配置以贯穿第二安装孔105后插入测试用印刷电路板80(pcb,printedcircuitboard)以将测试治具100锁定在印刷电路板上。本实施例中，第一连接件50和第二连接件52可以是螺钉，其它实施例中，第一连接件50和第二连接件52还可选自本领域常用的具有连接锁紧作用的其它部件。

图4所示是根据本发明一实施例的测试治具100在使用时的剖视侧面示意图

具体的，在使用该测试治具100测试时，根据待测试的集成电路封装体30的规格选定所需的测试框架14，使用第一连接件50贯穿第一安装通孔143后插入第一安装孔103以将测试框架14锁定在测试底座10的凹槽101内，并通过第二连接件52将测试底座10锁定在测试用印刷电路板上，以使与待测试集成电路封装体30的引脚32的数量及布局(layout)相应的测试针16伸出由测试框架14界定的有效测试区域120的测试针孔20，从而可进一步电连接相应的待测试集成电路封装体30的引脚32。测试针孔当待测试的集成电路封装体30为测试治具100所设计的最大尺寸时，测试底座10的可测试区域102内的全部测试针孔20均被测试框架14的开口141暴露，从而与待测试的集成电路封装体30的引脚32一一对应；而随着待测试的集成电路封装体30的尺寸减小，所需的有效测试区域120中的测试针孔20的量也越来越少的。

可见，本发明实施例提供的测试治具100可根据不同规格的待测试集成电路封装体30采用不同的测试框架14，无需单独提供不同的测试治具100，从而可有效降低测试成本。

本发明实施例还提供了测试治具100的测试针孔的排布方法测试针孔。

在本发明的一实施例中，该方法包含：

先确定待测试的集成电路封装体30的规格，包括确定待测试的集成电路封装体30的引脚32的数量。

根据所确定的待测试的集成电路封装体30的引脚数量确定测试针孔20排列所需的行数和列数，该行数和列数相同，且该行数和列数定义的测试针孔20的数量需大于等于待测试的集成电路封装体30的引脚32的数量。根据所确定测试针孔的行数和列数确定正方形的可测试区域102。

在该行数或列数为奇数时，将该行数或列数所确定的正方形的中心点所在的测试针孔20编号为1(其它实施例可编为0或其它所设定的最小编号)，并围绕该中心点所在的测试针孔20，按顺时针或逆时针方式选择最邻近的另一测试针孔20依次螺旋式进行编号，从而使可测试区域102的测试针孔20呈中心发散式排布。

而在该行数或列数为偶数时，将可测试区域102的中心区域所在的四个测试针孔20中的相邻两者依次编号为1、2(其它实施例可编为0、1或其它所设定的最小编号)，并绕该正方形的中心点按顺时针或逆时针方式选择最邻近的另两个测试针孔20依次螺旋式进行编号，从而使可测试区域102的测试针孔20呈中心发散式排布。

如本领域技术人员所理解，上述正方形的中心扩散式排布是本发明的优选实施例，本领域可根据上述教示作一定的改动或调整，然不脱离上述教示的中心扩散式排布或实质上的中心扩散式排布，如长方形、圆形等等，如其核心区域呈上述正方形中心扩散式排布均应在本发明的保护范围之内。

图5所示是根据本发明一实施例的测试治具100的测试针孔20的排布方法获得的有效测试区域120内的测试针孔20排布的平面示意图。

具体的，在本实施例中，待测试的集成电路封装体30的规格为8*8的倒装芯片，即，引脚32的数量为8*8＝64。

根据该引脚32的数量确定测试治具100的可测试区域102上的测试针孔20在行和列上的数量均为8，即，偶数。选取正方形的可测试区域102的中心区域所在的四个测试针孔20中的相邻两者，例如选取位于中心区域左侧的两个测试针孔20，即图5中的较粗边框正方形框出的四个测试针孔20中的相邻两者由下至上依次编号为1、2，并绕该正方形的中心点按顺时针方式选择最邻近的另两个测试针孔20依次螺旋式进行编号(如图5中的右旋虚线所示的顺时针方向)，标记各个测试针孔20为3、4、5、6……64。图5所示每一方框仅用于表示多个测试针孔20的数量及布局(layout)，并不用于限定测试针孔20的具体形状、尺寸等特性。且图5所示的方框中的序号1、2、3……64仅为说明测试针孔20的排序，并不是用于标识元件的附图标记。

测试治具100的多个测试针16按上述标记由小到大依次排布，能够使位于中心位置的测试针孔20优先用于测试针16与对应引脚32的电性连接以对集成电路封装体30进行o/s测试，从而确保在更换不同尺寸的测试框架14安装在测试底座10上时，测试针16能够有序地排布在由测试框架14界定的有效测试区域120内，通过有效测试区域120内的测试针孔20与引脚32电性连接以实现对集成电路封装体30的测试。

本发明的技术内容及技术特点已揭示如上，然而熟悉本领域的技术人员仍可能基于本发明的教示及揭示而作种种不背离本发明精神的替换及修饰。因此，本发明的保护范围应不限于实施例所揭示的内容，而应包括各种不背离本发明的替换及修饰，并为本专利申请权利要求书所涵盖。