一种逻辑电路延迟差异比较装置和方法与流程

本发明涉及延迟差异检测领域，尤其涉及一种逻辑电路延迟差异比较装置和方法。

背景技术：

由于芯片的生产工艺、芯片工作电压或者芯片所处的温度影响，一条组合逻辑的延迟是不固定的，随着集成电路工艺的不断升级，芯片的工作频率越来越高，这种不固定的、不受掌控的标准逻辑器件属性问题，就影响越发严重。相同的组合逻辑在不同电路位置延迟可能都不同，这些延迟差异可能导致一些超出预期的异常和违例。找到延迟差异的规律能够给集成电路设计提供巨大的辅助作用。

此外，对于芯片的生产商而言，对于生产工艺的标准器件，对于同一个逻辑器件在参数固定的情况下，时间延迟差异越小越好。

一般这种差异仅仅只有ps级的时间差别，这么微小的延迟使用传统的模拟器件去放大或者定量分析是不可能做到的。

技术实现要素：

本申请旨在至少解决相关技术中的技术问题之一。

本申请提供一种逻辑电路延迟差异比较装置和方法，至少实现有效测量两个相同逻辑电路延迟差异。

本申请采用如下技术方案。

本申请提供一种逻辑电路延迟差异比较装置，包括：第一信号比较支路、第二信号比较支路和仲裁器，所述第一信号比较支路、所述第二信号比较支路分别连接于输入激励与仲裁器之间；

所述第一信号比较支路包括：第一异或门和第一反馈控制电路；

所述输入激励经过所述第一异或门后，经过第一待测逻辑电路的延迟后分为两路信号，一路输出至仲裁器，一路输出至第一反馈控制电路，经过所述第一反馈控制电路的信号返回至所述第一异或门；

所述第二信号比较支路包括：第二异或门和第二反馈控制电路；

所述输入激励经过所述第二异或门后，经过第二待测逻辑电路的延迟后分为两路信号，一路输出至仲裁器，一路输出至第二反馈控制电路，经过所述第二反馈控制电路的信号返回至所述第二异或门；

所述仲裁器，通过比较两路信号的延时信息，确定两路信号的延迟差异。

优选地，第一信号反馈电路包括：第一计数器，所述第二信号反馈电路包括第二计数器；

所述第一计数器和所述第二计数器设置的数值相同。

优选地，所述输入激励包括：上升沿信号或者下降沿信号。

优选地，所述第一待测逻辑电路与所述第二待测逻辑电路相同或者不同。

优选地，所述第一待测逻辑电路与所述第二待测逻辑电路不同时，所述第一待测逻辑电路与所述第二待测逻辑电路的延迟差异小于或者等于预设值。

优选地，所述仲裁器与输入激励匹配，包括：上升沿仲裁器或者下降沿仲裁器。

优选地，所述上升沿仲裁器包括：一个非门和三个与非门组成的rs锁存器；

第二信号比较支路的输出端和非门的输入端相连，非门的输出端与第一与非门的第一输入端相连，第一信号比较支路的输出端分别与第一与非门的第二输入端和第二与非门的第一输入端相连，第一与非门的输出端与第三与非门的第一输入端相连，第三与非门的输出端与第二与非门的第二输入端相连，第二与非门的输出端与第三与非门的第二输入端相连，第二与非门的输出端和第三与非门的输出端作为仲裁结果输出。

优选地，所述下降沿仲裁器包括：一个非门和三个与非门组成的rs锁存器；

第一信号比较支路的输出端和非门的输入端相连，非门的输出端分别与第四与非门的第一输入端和第五与非门的第一输入端相连，第二信号比较支路的输出端与第四与非门的第二输入端相连，第四与非门的输出端与第六与非门的第一输入端相连，第六与非门的输出端与第五与非门的第二输入端相连，第五与非门的输出端与第六与非门的第二输入端相连，第五与非门的输出端和第六与非门的输出端作为仲裁结果输出。

本申请包括以下优点：

本发明能够将延迟差异的精度提高到ps级，能够有效测量两个相同逻辑电路延迟差异，通过延迟差异的比较，能够量化器件工艺的发散性。另外高精度的比较两个不同电路的延迟差异，可以比较精准的测量出哪条电路为最大关键路径，最小关键路径。

当然，实施本申请的任一产品必不一定需要同时达到以上所述的所有优点。

附图说明

图1为实施例的逻辑电路延迟差异比较的结构示意图；

图2为实施例的逻辑电路延迟差异比较的结构示意图；

图3为实施例的上升沿仲裁器的结构示意图；

图4为实施例的下降沿仲裁器的结构示意图；

图5为实施例的上升沿激励计数值为0的时序图；其中，图a为δt1<δt2的时序图，图b为δt1≥δt2的时序图；

图6为实施例的上升沿激励计数值为5的时序图；其中，图c为δt3<δt4的时序图，图d为δt3≥δt4的时序图；

图7为实施例的下降沿激励计数值为0的时序图；其中，图e为δt1<δt2的时序图，图f为δt1≥δt2的时序图；

图8为实施例的上升沿激励计数值为5的时序图；其中，图g为δt3<δt4的时序图，图h为δt3≥δt4的时序图。

具体实施方式

下面将结合附图及实施例对本申请的技术方案进行更详细的说明。

需要说明的是，如果不冲突，本申请实施例以及实施例中的各个特征可以相互结合，均在本申请的保护范围之内。另外，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。

如图1所示，本实施例提供一种逻辑电路延迟差异比较装置，包括：第一信号比较支路、第二信号比较支路和仲裁器，所述第一信号比较支路、所述第二信号比较支路分别连接于输入激励与仲裁器之间；

所述第一信号比较支路包括：第一异或门和第一反馈控制电路；

所述输入激励经过所述第一异或门后，经过第一待测逻辑电路的延迟后分为两路信号，一路输出至仲裁器，一路输出至第一反馈控制电路，经过所述第一反馈控制电路的信号返回至所述第一异或门；

所述第二信号比较支路包括：第二异或门和第二反馈控制电路；

所述输入激励经过所述第二异或门后，经过第二待测逻辑电路的延迟后分为两路信号，一路输出至仲裁器，一路输出至第二反馈控制电路，经过所述第二反馈控制电路的信号返回至所述第二异或门；

所述仲裁器，通过比较两路信号的延时信息，确定两路信号的延迟差异。

如图2所示，本发明实施例中，第一反馈控制电路包括：第一计数器，所述第二反馈控制电路包括第二计数器；

所述第一计数器和所述第二计数器设置的数值相同。

本发明实施例中，所述反馈控制电路可以采用自减一计数器形式，通过配置计数器初值，以电路中的边沿信号触发自减一，直至减为零，反馈控制电路输出默认值。在其他实施例中，可以采用其他形式，例如：自加一计数器，电平触发计数器等。

本发明实施例中，所述输入激励包括：上升沿信号或者下降沿信号。

本发明实施例中，所述第一待测逻辑电路与所述第二待测逻辑电路相同或者不同。

本发明实施例在所述第一待测逻辑电路与所述第二待测逻辑电路不同时，所述第一待测逻辑电路与所述第二待测逻辑电路的延迟差异小于或者等于预设值。本发明实施例可以检测相同型号的芯片、相同结构的集成电路的延迟差异，也可以检测延迟差异相近的不同型号的芯片、不同结构的集成电路的延迟差异。

本发明实施例中，所述仲裁器与输入激励匹配，包括：上升沿仲裁器或者下降沿仲裁器。

如图3所示，本发明实施例中，所述上升沿仲裁器包括：一个非门和三个与非门组成的rs锁存器；

第二信号比较支路的输出端和非门的输入端相连，非门的输出端与第一与非门的第一输入端相连，第一信号比较支路的输出端分别与第一与非门的第二输入端和第二与非门的第一输入端相连，第一与非门的输出端与第三与非门的第一输入端相连，第三与非门的输出端与第二与非门的第二输入端相连，第二与非门的输出端与第三与非门的第二输入端相连，第二与非门的输出端和第三与非门的输出端作为仲裁结果输出。

如图4所示，本发明实施例中所述下降沿仲裁器包括：一个非门和三个与非门组成的rs锁存器；

第一信号比较支路的输出端和非门的输入端相连，非门的输出端分别与第四与非门的第一输入端和第五与非门的第一输入端相连，第二信号比较支路的输出端与第四与非门的第二输入端相连，第四与非门的输出端与第六与非门的第一输入端相连，第六与非门的输出端与第五与非门的第二输入端相连，第五与非门的输出端与第六与非门的第二输入端相连，第五与非门的输出端和第六与非门的输出端作为仲裁结果输出。

实施例一

本实施例说明逻辑电路延迟差异比较的主要流程，如下：

如图2所示，输入激励从m端输入，信号特征为单上升沿信号或者下降沿信号。该信号将分为两路，激励1进入第一异或门的a1端，激励2进入第二异或门的b1端。

1、当激励为上升沿信号

在第一计数器和第二计数器不工作时，即第一计数器和第二计数器分别配置0的情况下。上升沿1将经由a1、第一异或门、a2、a3、第一待测逻辑电路、a4、a5最终进入仲裁器，而上升沿2将经由b1、第二异或门、b2、b3、第二待测逻辑电路、b4、b5最终进入仲裁器。仲裁器仲裁a5和b5上升沿到来的先后顺序，从p端输出数字信号0或者1。

时序图如图5所示，m为输入激励信号，p为输出端信号，当a5，b5为低电平时，输出端p为复位状态，输出高电平。输入的上升沿通过第一待测逻辑电路到达a5，通过第二待测逻辑电路到达b5时，会产生一个时间差记δt＝δt1-δt2。当δt<0即满足图5中a时序，输出端p会产生翻转，输出低电平；当δt≥0即满足图5中b时序，输出端p会保持高电平。

在第一计数器和第二计数器工作时，即第一计数器和第二计数器均配置数值n的情况下(n>0的自然数)。上升沿1将经由a1、第一异或门、a2、a3、第一待测逻辑电路、a4、a6、第一计数器、a7、a8，第一异或门，将重复a2、a3、第一待测逻辑电路、a4、a6、第一计数器、a7、a8，第一异或门过程2n次，最终由a5输出至仲裁器。上升沿2将经由b1、第二异或门、b2、b3、第二待测逻辑电路、b4、b6、第二计数器、b7、b8，第二异或门，将重复b2、b3、第二待测逻辑电路、b4、b6、第二计数器、b7、b8，第二异或门过程2n次，最终由b5输出至仲裁器。在该工作模式下，第一待测逻辑电路和第二待测逻辑电路经过的次数为2n+1，仲裁器能够采集到第n+1个上升沿的差异，并仲裁这个差异，从p端输出数字信号0或者1。

时序图如图6所示，m为输入激励信号，p为输出端信号。当a5，b5为低电平时，输出端p为复位状态，输出高电平。输入的上升沿通过第一待测逻辑电路到达a5，通过第二待测逻辑电路到达b5时，会产生一个时间差记δt＝δt1-δt2，通过反馈控制电路，信号将反复通过第一待测逻辑电路，经过δt3时间形成稳定高电平，信号将反复通过第二待测逻辑电路，经过δt4时间形成稳定高电平，最终延迟差为δt'＝δt3-δt4。δt'<0即满足图6中c时序，输出端p会产生翻转，输出低电平；当δt'≥0即满足图6中d时序，输出端p会保持高电平。图6中c时序的p端产生的电平下探，其原因是δt太小时，不能满足仲裁器建立时间，通过反馈之后，δt'已经可以满足仲裁器的建立时间，最终输出稳定的低电平信号。

2、当激励为下降沿信号

在第一计数器和第二计数器不工作时，即第一计数器和第二计数器分别配置0的情况下。下降沿1将经由a1、第一异或门、a2、a3、第一待测逻辑电路、a4、a5最终进入仲裁器，而下降沿2将经由b1、第二异或门、b2、b3、第二待测逻辑电路、b4、b5最终进入仲裁器。仲裁器仲裁a5和b5下降沿到来的先后顺序，从p端输出数字信号0或者1。

时序图如图7所示，m为输入激励信号，p为输出端信号，当a5，b5为低电平时，输出端p为复位状态，输出高电平。输入的下降沿通过第一待测逻辑电路到达a5，通过第二待测逻辑电路到达b5时，会产生一个时间差记δt＝δt1-δt2。当δt<0即满足图7中e时序，输出端p会产生翻转，输出低电平；当δt≥0即满足图7中f时序，输出端p会保持高电平。

在第一计数器和第二计数器工作，即第一计数器和第二计数器均配置数值n的情况下(n>0的自然数)。下降沿1将经由a1、第一异或门、a2、a3、第一待测逻辑电路、a4、a6、第一计数器、a7、a8，第一异或门，将重复a2、a3、第一待测逻辑电路、a4、a6、第一计数器、a7、a8，第一异或门过程2n次，最终由a5输出至仲裁器。下降沿2将经由b1、第二异或门、b2、b3、第二待测逻辑电路、b4、b6、第二计数器、b7、b8，第二异或门，将重复b2、b3、第二待测逻辑电路、b4、b6、第二计数器、b7、b8，第二异或门过程2n次，最终由b5输出至仲裁器。在该工作模式下，第一待测逻辑电路和第二待测逻辑电路经过的次数为2n+1，仲裁器能够采集到第n+1个下降沿的差异，并仲裁这个差异，从p端输出数字信号0或者1。

时序图如图8所示，m为输入激励信号，p为输出端信号。当a5，b5为低电平时，输出端p为复位状态，输出高电平。输入的下降沿通过第一待测逻辑电路到达a5，通过第二待测逻辑电路到达b5时，会产生一个时间差记δt＝δt1-δt2，通过反馈控制电路，信号将反复通过第一待测逻辑电路，经过δt3时间形成稳定高电平，信号将反复通过第二待测逻辑电路，经过δt4时间形成稳定高电平，最终延迟差为δt'＝δt3-δt4。δt'<0即满足图8中g时序，输出端p会产生翻转，输出低电平；当δt'≥0即满足图8中h时序，输出端p会保持高电平。图8中g时序的p端产生的电平下探，其原因是δt太小时，不能满足仲裁器建立时间，通过反馈之后，δt'已经可以满足仲裁器的建立时间，最终输出稳定的低电平信号。

当然，本申请还可有其他多种实施例，在不背离本申请精神及其实质的情况下，熟悉本领域的技术人员当可根据本申请作出各种相应的改变和变形，但这些相应的改变和变形都应属于本申请的权利要求的保护范围。