专利名称：通过测试器件性能定量邻近效应的方法和设备的制作方法
技术领域：
本发明涉及半导体制造，特别涉及对集成电路制造中产生的邻近效应的补偿。
光刻是制造集成电路的重要部分。光刻中，不透光图形印在掩模上或位于射线源与半导体晶片上的光刻胶层之间的分划板上。如果光刻胶的极性是正，用射线源曝过光的光刻胶部分在随后的显影步骤中易溶解或以其它方式去除。而正光刻胶的没曝光部分仍然保持聚合状态，在随后的显影步骤中不会被去除。光刻胶的已曝光部分溶解并去除之后，所制成的晶片用留下的构图的光刻胶层作保护层，例如，阻止杂质淀积或防止位于留下的光刻胶下面的一层或多层被腐蚀。
一种投影光刻方法用距晶片很近的包括有全部晶片图形的掩模。该方法中，不用透镜系统来把掩模图形聚焦在晶片表面上。另一种投影光刻法用离开晶片的掩模，用位于掩模和晶片之间的透镜系统把掩模图形聚焦在全部晶片上。
一种改进的投影光刻方法用分划板，它包括用于单模或晶片较小部分的图形。该方法用分级器，其中，在离晶片50cm至1m的位置处安装分划板，透镜系统把分划板图形聚焦在晶片的小部分上以曝光光刻胶。之后，晶片相对于分划板图形稍稍移动、重复曝光工艺直至用同一分划板按重复图形使整个晶片基本上全部曝光为止。
众所周知，用任何光刻法时对图像清晰度的主要限制因素是光衍射，在掩模或分划板周围光弯曲。由于衍射，当图形图像投射到晶片表面上时掩模或分划板图形稍有变形。这种变形通常叫做邻近效应。
用常规掩模和分划板的常规投影光刻法，晶片表面上形成的线的致密图形中的线的线宽比隔离线的线宽窄，甚至掩模或分划板上的所有线宽是相同的。这种情况下，用正光胶，并且掩模或分划板的不透光部分对应要在晶片表面上形成的线和其它元件。用负光刻胶时，掩模或分划板的透光部分对应在晶片表面上形成的线和其它元件，其作用相反。
因此，制成的晶片中所包括的元件尺寸取决于元件是隔离元件或是致密图形中的元件。因而不能预知元件尺寸。集成电路设计的普通技术人员会发现不能预知元件尺寸会带来各种问题，例如，会引起电性能不同。任何情况下，由于其它邻近元件的影响而造成的元件尺寸变化叫做邻近效应。尽管以下的讨论是假设元件是线，但元件可以有任何几何形状，而不限于线。
图1A和1B是说明有关简单金属化工艺的邻近效应的示意图。图1A中，晶片10的表面上形成有未构图的二氧化硅层12。之后，用常规方法在晶片表面10上的二氧化硅层12上淀积金属层14、通常是铝层。之后，晶片10表面上旋涂正光刻胶层以完全覆盖晶片表面。然后用已知方法通过分划板按分划板图形对晶片表面选择曝光，遮光部件16和18体现划分板图形，遮光部件阻挡来自灯的用于对光刻胶曝光的光(射线)。向下的箭头表示来自灯的部分连续射线20。透镜22把分划板的图像聚焦在晶片10表面上。图1中曲线的X轴表示沿晶片10表面的距离，曲线的Y轴表示晶片10表面上构成的光强度。
从射到晶片表面上的光强度看出，由于光衍射而在遮光部件16和18下面的光强度低，由此，按直线移动的光波在遮光部件16和18周围弯曲。因此，光刻胶的另一些面积由于光衍射而被曝光。衍射结果，使来自发射光20的光波具有由于光衍射而造成的相互间的相长干扰和相消干扰。因此，由于相长干扰增大了光强度，使光刻胶进一步曝光。衍射范围是光相干性，所用透镜的数字孔径和现有技术已知的其它因素的函数。
为了进行说明，假定曝光于光强度大于阈值LTH的光的任何光刻胶将在显影过程中溶解掉。该光强度阈值LTH在图1A中曲线的Y轴表示。
晶片10经充分曝光于光图形后并除去已曝光的光刻胶之后，留下光刻胶部分24。本例中，光刻胶部分24的宽度是0.74μm。接着，对所露出的金属层用已知方法各向异性腐蚀。此后用光刻胶剥离器除去光刻胶部分24。之后，可按要求除去残留的氧化物12。剩下的东西是其几何形状由遮光部件16和18的几何图形以及遮光部件之间的间隔确定的包括平行金属线26和28的金属图形。遮光部件16和18的宽度相当于0.74μm宽的金属线宽。本例中，金属线26和28中心之间的节距或距离是3μm。因此，本例中，平行金属线26和28之间3μm的节距是够大的了，因此，由遮光部件16的光衍射不会影响金属线28的形状，且由遮光部件18的光衍射也不会影响金属线26的形状。
图1B示出相同实例，其中，金属线30、31和32构成其节距小于图1A所示金属线26和28之间节距的图形。也就是说，密度更大。这里，金属线30、31和32之间的节距是1.5μm。如图所示，制成的金属线30、31和32的长度小于0.74μm。虽然分划板的遮光部件40-42的宽度与图1A中的遮光部件16和18的宽度一致。这是因为遮光部件40-42相互离得很近。因此，由遮光部件40和42造成的光衍射使位于中心遮光件41下面的光刻胶有更大数量被在光强度阈值LTH以上的光曝光。而且光部件41造成的光衍射也使在遮光部件40和42下面的更多光刻胶被在光强度阈值LTH以上的光曝光。结果，由于遮光部件40和42的光衍射而使两边上的金属线31的长度缩短，使金属线31的宽度比金属线30和32的宽度窄。
以上参见图1A和1B所说明的邻近效应的不良影响是作为代表例。但是，应知道光刻工艺中的邻近效应是固有的，它与元件的几何形状和材料无关。
而且，在半导体晶片上腐蚀元件也会导致不良的邻近效应。这里，邻近效应不是由于光衍射，而是由于例如，剩余的聚合物或从半导体晶片表面除去的材料的输送造成。任何情况下，邻近效应使腐蚀过程产生取决于待腐蚀的元件是否与其它元件的致密图形隔开或处于其中的不同腐蚀速率。例如，当元件形成在致密图形中时，使腐蚀速率升高，而元件与其它元件隔开时，使腐蚀速率降低。
而且，当在集成电路制造中用光刻腐蚀工艺时，应监视和校正邻近效应的影响。通常，通过测试光刻和腐蚀过程构成的元件的长度来监视邻近效应。通常用阻值趋近法或电子显微镜测试用光刻腐蚀法制成的元件的长度。用电子显微镜能精确测试长度，但价格昂贵，耗时长，对集成电路不利，因此，无实用性。用电阻趋近法测量所形成的元件的薄膜电阻。然后用该薄膜电阻计算所形成的元件的长度。此后，把这些测得的长度与元件的预定长度对比，当误差超出允许误差范围时，对老的掩模或分划板进行最佳邻近校正(OPC)以补偿邻近效应。
用于测试元件长度的常规电阻趋近法存在的问题是，很多情况下测得的阻值不能精确对应进行测试的元件的长度。当发生这种情况时，由测量电阻计算的长度的精确度下降，结果，邻近效应不能被精确定量。
因此，必须改善晶片上形成的元件的长度测试技术。以便精确定量邻近效应。
广泛而言，本发明涉及集成电路制造中定量邻近效应的改进技术。本发明用半导体晶片上形成的有源元件定量邻近效应。按照本发明，测试有源元件的器件性能参量，之后，根据测得的器件性能参量确定有源元件的元件长度。之后，能在确定的元件长度基础上评定和/或补偿制造方法。一个实例中，有源元件可以是金属-氧化物-半导体(MOS)晶体管，器件性能参量可以是电流。
可以用多种方式实现本发明，包括例如方法和器件。本发明的几个实施例说明如下。
作为在半导体晶片上形成器件的过程的邻近效应的测试方法，本发明的一个实施例包括以下操作在晶片上制造测试器件，测试器件包括MOS晶体管；测试测试器件的MOS晶体管的电流值；在测得的测试器件的MOS晶体管的电流值基础上确定测试器件制造中包括的邻近效应。
作为半导体晶片上形成的器件性能的监视方法，本发明的另一实施例包括以下操作在晶片上制造测试器件，测试测试器件的电流值；在测得的测试器件的电流值基础上确定制造中包括的邻近效应；用确定的邻近效应评定晶片上形成器件的方法。
作为其上形成有用于监视器件制造中包括的邻近效应的测试位置的半导体晶片，按本发明的实施例的测试器件包括多个MOS晶体管，每个MOS晶体管包括源、漏和栅线，栅线有宽度W和长度L基本上是矩形的外形；多个第一相邻虚的栅线，每根第一相邻虚的栅线基本上是矩形，每个相邻虚的栅线位于邻近一个MOS晶体管的漏并与相联的栅线偏置一个偏移距离的位置；和多个第二相邻虚的栅线，每个第二相邻虚的栅线基本上是矩形，每个第二相邻虚的栅线位于邻近一个MOS晶体管的源并偏离相联的栅线一个偏移距离的位置。
本发明的优点很多。一个优点是，能够很精确地监视邻近效应。另一个优点是用有源测试结构监视邻近效应，因此，用器件的相关参量，例如电流，不仅能定量邻近效应，还能测试器件性能。
通过结合附图并用说明发明原理的实例的方式所进行的以下的详细说明，将会更好地理解发明的其它方面和优点。
通过以下结合附图所做的详细说明将会很容易地了解发明，图中相同的标号指示相同的构件。
图1A和1B是说明有关简单金属化方法的邻近效应的示意图；图2是衬底上形成的有漏、栅和源的金属-氧化物-半导体(MOS)晶体管的横截面图；图3A是按本发明实施例的测试器件的示意图；图3B是图3A所示测试器件的横截面透视图；图4是按本发明另一实施例的测试器件的示意图；图5是按本发明实施例的半导体晶片上的测试位置的示意图；图6是用于评定半导体晶片上构成的器件的器件性能的工艺流程图。
本发明涉及集成电路制造中的定量邻近效应的改进方法。本发明用半导体晶片上形成的有源元件定量邻近效应。按本发明，测试有源元件的器件性能参量，按测得的器件性能参量确定有源元件的元件长度。之后，根据确定的元件长度评定和/或补偿制造方法。一个实例中，有源元件可以是金属-氧化物-半导体(MOS)晶体管，器件性能参量可以是电流。
下面参见图2至6说明本发明的实施例。但是，本行业技术人员很容易发现，这里参见这些附图所作的详细说明只是为了说明发明，但发明不限于这些实施例。
在有MOS晶体管的封装密度很高的集成电路，例如，动态随机存取存储器的制造中，制造精度极其重要，而且随着元件尺寸越来越小而变得更重要。更高的密度会使制造方法的光刻腐蚀部分期间的邻近效应变得更显著。因此，更需要经常测试和补偿不良的邻近效应。
如上所述，通常用测试薄膜电阻来测试元件尺寸。之后，用薄膜电阻确定元件长度。如果元件长度确定为太小或太大，则要改变元件制造中用的掩模或分划板，使制成的元件长度不受邻近效应的影响而达到要求。但是，如上所述，该电阻趋近法有缺点，首先，所测得的阻值对多数电路设计而言不是相关参量。其次，当元件是用不同材料的叠层结构形成的MOS晶体管的栅线时，电阻值是主要由最小电阻层确定。但是，由于栅结构有锥形侧边，因此，最小电阻层不能很精确地预测栅长度，而且，最小电阻层会是最小层。
图2是在衬底208上形成的有漏202、栅204，和源206的MOS晶体管的横截面图。众所周知，漏202与源206之间形成的沟道C由栅204上所加的电位控制。用腐蚀法制造晶体管200的栅，通常留下锥形栅204的侧边。更详细地说，通常栅204的顶部比靠近沟道C的底部要薄。此外，栅204是用栅氧化物210，例如SiO2，多晶硅层212，和钨(W)或钛(Ti)层组成的叠层结构。图2中所示的栅204的叠层结构通常还包括经常用氧化物或氮化物构成的隔离帽213。
通常，可用测得的栅204的电阻来确定栅204的长度。但是，当栅是叠层结构时，由栅叠层中的膜层最小电阻率确定栅叠层的测试电阻。在本例中，最小电阻率材料应是栅叠层结构的顶层的钨层214。因此，如图2所示，用电阻趋近法有效测试钨层214的长度为LM1。
但是，如图2所示，栅204的长度作为栅叠层结构的最宽层、即栅氧化层210的长度更好测试。由于形成栅叠层结构后用离子注入形成漏202和源206，并确定漏区202和源区206，因此，多晶硅层212的底限定沟道C的长度。
按本发明的改进方法用于测试元件长度，例如栅长度，沟道C长度和邻近效应是有效的。参见图2，栅测得的长度是LM2，它是比用常规的电阻趋近法测得的长度LM1更精确的栅长测量，并能同样地测试沟道C长度和邻近效应。
以下将详细说明用于定量邻近效应和沟道长度的改进方法。按本发明，在半导体晶片上制造一组测试器件，确定元件长度测试，之后当需要进一步补偿邻近效应时改变或最佳化制造方法。
图3是按本发明实施例的测试器件300的示意图。测试器件300是有漏302，源304和栅线306的有源MOS晶体管。栅线306有宽度W和长度L。测试器件300还包括第一虚的栅线308和第二虚的栅线310。第一虚的栅线308位于与栅线306平行但与其偏离一个偏移距离Wprox的位置。第二虚的栅线310位于与栅线306平行并与其偏离一个偏移距离Wprox的位置。因此，测试器件300包括MOS晶体管，同时还包括引起邻近效应的相邻元件，即第一和第二虚的栅线308和310，邻近效应在晶片上制造测试器件300的过程中会使栅线306的长度L改变。众所周知，邻近效应是由测试器件300制造中进行光刻和腐蚀工艺时的光衍射造成的。因此，要给测试器件300设置一个指示范围，在该范围内邻近效应将使栅线306的长度从所设计的长度改变为一个给定长度L和一个给定的偏移距离Wprox。偏移距离Wprox是邻近效应的邻近距离。
图3B是测试器件300的横截面透视图。图3B所示横截面是由图3A中A-A′线所示的。衬底312上形成的测试器件300是已知技术。测试器件300中的MOS晶体管形成有漏302，源304和栅306，当栅306上加有适当偏压时，会产生一个从源304到漏302的电流i，因此，测试器件300是有源器件。
测试器件300的有源性，即MOS晶体管不仅用来评定邻近效应也用来评定器件性能。就邻近效应而言，测试器件设置一个作为要在晶片上制造的实际器件的栅线的邻近效应量的基准。当一组测试器件有不同特性时，则能获得很多不同的基准，因此，可获得宽范围的邻近效应信息。就器件性能而言，电流i是很多集成电路设计要达到的电流大小的设计相关参量。因此，测试器件能提供电流i，无论各种方法有什么不同和邻近效应如何，制造方法都能与集成电路设计非常一致。
图4是按本发明另一实施例的测试器件400的示意图。测试器件400与图3A所示测试器件300类似，只是测试结构400设有附加的虚的栅。
测试器件400包括漏402，源404和栅线GL406。栅线GL406基本上是有宽W和长L的矩形元件。栅线GL 406最好有栅氧化层、多晶硅层和钨层的叠层结构，如图2所示。测试器件400还包括第一虚的栅线DGL1408和第二虚的栅线DGL2410。第一虚的栅线DGL1408基本上是有宽W和长LD的矩形元件。第一虚的栅线DGL1408平行于栅线GL406的漏402侧上的栅线GL406，但偏离栅线GL406一个距离Wprox。同样，第二虚的栅线DGL2410基本上是有宽W和长LD的矩形元件。第二虚的栅线DGL2410平行于栅线GL406的源404侧上的栅线GL406，但偏离栅线GL406一个距离Wprox。
测试器件400还包括附加的虚的栅线，它不会因邻近效应而影响栅线GL406的长度L。但还是能提供在无栅材料的晶片上制造工艺不允许的明显间隙的平整化。当设置附加的虚的栅线时，最好以基本均匀的方式设置附加虚的栅线。实际上，虚的栅线DGL3412基本上是偏离第一虚的栅线DGL1408一个距离SD的矩形元件。第四虚的栅线DGL4414是偏离第三虚的栅线DGL3412所述距离SD的矩形元件，同样的，第五虚的栅线DGL5416基本上是偏离第二虚的栅线DGL2410所述距离SD的矩形元件。第六虚的栅线DGL6418也基本上是偏离第五虚的栅线DGL5416所述距离SD的矩形元件。可以用各种材料形成虚的栅线。形成虚的栅线的一种合适材料是多晶硅。一个实施例中，全部虚的栅线的长L和宽W相同，且虚的栅线之间的偏移距离SD也完全相同。
为使按本发明的方法完全覆盖宽范围的邻近效应，包括很多测试器件的半导体晶片上的测试位置示于图3和4中。一个实施例中，每个测试器件有不同的长L和偏移差Wprox的组合。
图5是按本发明一个实施例的半导体晶片上的测试位置500的示意图。测试位置500包括多个测试器件。具体地说，在测试位置500中有12个测试器件502至524。测试器件502至524至少包括源，漏，栅线和一对虚的栅线。例如，可按图3和4所示构成测试器件。
每个测试器件502至524与一邻近组和一长度值有关。本实施例中，假设长度值是L1,L2,L3，和L4，长度L1最短，L4最长。本实施例中还有3个邻近组526,528和530。
第一邻近组526中，栅线与虚的栅线之间的偏差为第一偏移距离，例如，Wprox。换句话说，在第一邻近组526中的每个测试器件502-508中栅线与虚的栅线离开第一偏离距离。但是，在第一邻近组526中测试器件502-508的栅线长度L变化引起栅线长度从左到右增长。实际上，测试器件502-508的栅线长度分别为L1、L2、L3和L4。
在第二邻近组528中，栅线与虚的栅线之间的偏差是第二偏移距离，例如，Wprox。与第一邻近组526的第一偏差相比，第二偏移距离增大。第二邻近组528包括测试器件510-516。第二邻近组528中的测试器件510-516的栅线长度L分别按长度L1、L2、L3和L4从左至右增长。
第三邻近组530的栅线与虚的栅线之间的偏差是第三偏移距离Wprox。与第二邻近组528用的第二偏差相比，第三偏移距离增大。第三邻近组530包括测试器件518-524。在第三邻近组530中的测试器件518-524的栅线长度L分别按长度L1、L2、L3和L4从左至右增大。
邻近组数和测试器件栅的不同长度L的数可以有大的变化。一个实际的实施例中有6个邻近组和4个邻近组的每个所用的长度L。因此，实施例包括24个测试器件。4个长度L例如是0.45μm,0.6μm,0.75μm和1.15μm，每种情况下宽度W是20μm。6个邻近组用的偏移距离例如是0.35μm,0.55μm,0.8μm,1.05μm,1.30μm和1.80μm。
制造多个具有不同栅长L和偏差Wprox组合的测试器件形成制造方法的邻近曲线。之后，用邻近曲线以保证用已知的最佳邻近校正(OPC)对掩模或分划板的邻近效应作完全适当的补偿。这就能仔细评定用于形成集成电路设计的功能(不测试的)元件。例如MOS晶体的制造方法，并在密度和栅长的大范围上进行适当调节。
按本发明能用晶片上形成的至少一个测试器件中通过沟道C的器件电流精确确定沟道长度。例如，图2中的LM2。之后，获得测试器件的测试电流。从测试器件得到的测试电流反过来提供一个ΔL的信号，ΔL是指测试器件的元件，例如栅的设计长度与所制造的器件的元件有效长度之差。对第一近似，定义器件的有效长度为由扩散造成的全相P-N结距离，即沟道C长度。
图6是测定半导体晶片上形成的器件的器件性能的评定方法600的流程图。评定方法600开始形成为构成包括多个测试器件的测试位置的一晶片。该晶片上还能制成有源，不测试的多个器件。这里，制造方法包括含有为在晶片上构图多晶硅层和其它层的光刻、腐蚀等多个步骤。
制成测试位置之后，测试测试位置中的测试器件的电流值，步骤604。如上所述，用测得的电流值获得测试器件沟道长度的精确判断。测试器件的MOS晶体管的P-N结上的栅长直接影响测试器件的器件电流。因此，能从电流值计算出ΔL值，步骤606。由于电流值是P-N沟道长的更精确值，之后，用常规电阻方法算出的ΔL值，比用常规法获得的ΔL值更精确。确定L和ΔL的各种方法是已知方法，其中有几种方法已在De La Moneda,et al“Measurment of MOSFET Constants”,IEEE Electron Device Letters,VolEDL-3,Vo-l Samuary 1982，中公开，在此引作参考。
之后，评定方法600根据ΔL值运作以评定晶片上的器件，步骤606。这里，例如，器件测量方法，步骤606表明，ΔL值是否在适当范围内。如果ΔL值在适当范围内，则能使方法很好进行。另一方面，当ΔL值指出该方法不能很好进行时，则校准或最佳化该步骤以对掩模提供进一步的光学邻近效应校正从而能改进ΔL值。
通常，在实际半导体芯片的设计和开发阶段完成本发明用的方法。在设计和开发阶段测试位置包括上述测试器件，因此，可以使方法处于最佳状态，以适当补偿光刻工艺中的衍射和腐蚀工艺期间的不同腐蚀速率。一旦该方法达到最佳状态，并采用整批生产时，则可用常规的电阻测试法(在把电流值校正至电阻值之后)，按本发明要求不要进行大量测试。
本发明的优点很多。本发明的一个优点是，能高精度监视邻近效应。发明的另一个优点是，用有源测试结构监视邻近效应，因此，能用器件相关参量，例如电流，不仅能定量表示邻近效应，还能测试器件性能。
从说明书中能看出本发明的许多特征和优点，而权利要求书包括了本发明的全部特征和优点。而且，对本行业技术人员而言，还有许多改变和变化，正如所展示和说明的，发明不限于特定的结构和操作。因此，所有适当的改型和等效物均落入本发明范围内。
权利要求
1.一种在半导体晶片上形成器件过程的邻近效应测试方法，所述方法包括以下步骤在晶片上制造测试器件，该测试器件包括MOS晶体管；测试测试器件的MOS晶体管的电流值；和根据测试器件的MOS晶体管的所测电流值确定测试器件所述制造中包括的邻近效应。
2．按权利要求1的方法，其中，测试器件的MOS晶体管包括漏、源和栅，而所测得的电流值表示源与漏之间流动的电流。
3．按权利要求1的方法，其中，测试器件的MOS晶体管包括漏，源和栅；和，其中，测试器件还包括与栅的两边相邻的但与其隔开一预定距离的邻近模式元件。
4．按权利要求3的方法，其中，邻近效应是由邻近模式元件在MOS晶体管的栅上造成的，一个特定的测试器件的MOS晶体管的栅上的邻近效应程度与栅至相邻的一个邻近模式元件之间的预定距离有关。
5．按权利要求1的方法，其中，包括测试器件的所述制造中的邻近效应的确定包括以下步骤把测得的电流值转变成有效长度测量；确定测得的有效长度与设计的预定长度之间的长度差值；和在长度差值基础上确定邻近效应。
6．按权利要求5的方法，其中，测试器件的MOS晶体管包括漏、源和栅，其中，测试器件还包括与栅的两侧邻近的但与其离开预定距离的邻近模式元件；其中，邻近的效应是由邻近模式元件在MOS晶体管的栅上造成的；其中，测试的有效长度表示MOS晶体管的栅长；和，其中，一个特定的测试器件的MOS晶体管的栅上的邻近效应程度与预定距离有关。
7．按权利要求5的方法，其中，所述的制造包括根据掩模的光刻工艺；和，其中，所述方法还包括，为减小邻近效应而校正掩模。
8．按权利要求1的方法，其中，所述制造包括按掩模的光刻工艺，和，其中，所述方法还包括为减小邻近效应而校正掩模。
9．一种在半导体晶片上构成的器件性能的监视方法，所述方法包括以下步骤晶片上制造测试器件；测试测试器件的电流值；根据所测得的测试器件的电流值确定在所述制造中包括的邻近效应；和用确定的邻近效应评定晶片上形成器件的步骤。
10．按权利要求9的方法，其中，测试器件是MOS晶体管。
11．按权利要求9的方法，其中，测试器件是MOS晶体管；其中，所述制造包括光刻和腐蚀工艺，和，其中，所述进行的确定运作，以确定在MOS晶体管栅的光刻工艺和/或腐蚀工艺期间引起的邻近效应。
12．按权利要求9的方法，其中，MOS晶体管包括漏，源和栅，和，其中，测得的电流值是穿过MOS晶体管的漏与源之间的驱动电流。
13．按权利要求9的方法，其中，所述制造还包括在晶片上制造实际的器件，和，其中，测试器件形成在晶片上的测试位置区内，实际器件形成在晶片上的剩余区内。
14．一种在其上具有测试位置的半导体晶片，用于监视晶片上制造器件期间包括的邻近效应，所述测试位置包括多个MOS晶体管，每个所述MOS晶体管包括源，漏和栅线，栅线基本上是有宽(W)和长(L)的矩形；多个第一相邻虚的栅线，每个第一相邻虚的栅线基本上是矩形，每个第一相邻虚的栅线位于邻近一个所述MOS晶体管的漏处并离开相联的栅线一个偏移距离；和多个第二相邻虚的栅线，每个第二相邻虚的栅线基本上是矩形，每个第二相邻虚的栅线位于邻近一个所述MOS晶体管的源处并离开相联的栅线一个偏移距离。
15．按权利要求14的半导体晶片，其中，所述测试位置用多个不同偏移距离和多个不同长度(L)，和，其中，测试位置中的每个所述MOS晶体管有偏移距离和长度的不同组合。
16．按权利要求14的半导体晶片，其中，所述MOS晶体管、所述第一虚的栅线和所述第二虚的栅线的宽(W)全都基本相同。
17．按权利要求16的半导体晶片，其中，所述测试位置中形成用于每个MOS晶体管和所述相应的第一和第二虚的栅线的所述MOS晶体管的栅线，所述第一和第二虚的栅线，因此，形成相互基本平行的基本上是矩形的相应宽度(W)。
18．按权利要求17的半导体晶片，其中，测试位置用多个不同偏移距离和多个不同长度(L)，以及，其中，每个所述MOS晶体管有偏移距离和长度的不同组合。
19．按权利要求18的半导体晶片，其中，每个不同的偏移距离有多个所述MOS晶体管，其中每一个有不同长度的栅线。
20．按权利要求14的半导体晶片，其中，所述偏移距离影响栅线承受制造中的邻近效应的范围。
21．按权利要求20的半导体晶片，其中，测试位置上形成的栅线的实际长度因邻近效应而变化；和其中，穿过所述MOS晶体管中指定的一个MOS晶体管的源和漏之间的电流量提供所述MOS晶体管中指定的一个MOS晶体管的栅线的实际长度的长度指示。
22．按权利要求21的半导体晶片，其中，用对比所述MOS晶体管中一个指定的MOS晶体管的栅的设计长度与用长度指示所提供的所述MOS晶体管中的一个指定MOS晶体管的栅的实际长度而得出在制造一给定的所述MOS晶体管的栅线上的邻近效应的量。
全文摘要
定量集成电路制造中邻近效应的改进方法。该方法用在半导体晶片上形成的有源元件以定量邻近效应。按本发明方法,测出有源元件的器件性能参量,之后,根据测得的器件性能参量确定有源元件的元件长度,之后,根据确定的元件长度评定和/或补偿制造方法。一个实例中,有源元件可以是MOS晶体管,器件性能参量是电流。
文档编号G01N37/00GK1224236SQ98125599
公开日1999年7月28日 申请日期1998年12月18日 优先权日1997年12月19日
发明者威尔弗雷德·汉希, 弗兰克·普雷恩, 于尔根·福尔 申请人:西门子公司