双通道pci数据采集卡及方法
【技术领域】
[0001]本发明涉及数据采集，具体涉及双通道PCI数据采集卡及方法。
【背景技术】
[0002]在测试领域，RF接收机中频输出端的信号频率、功率、谐波和杂散等指标通常采用频谱仪分析仪进行测试，但频谱分析仪体积大、价格昂贵，测试速度慢，在大批量测试系统中使用频谱仪方案的测试成本非常高。而采用PCI高速数据采集卡测试RF信号的频谱特性，测试速度快、PCI采集卡成本低，是低成本高效率的测试解决方案。
[0003]通常，高速数据采集卡由AD转换器、FPGA, SDRAM和PCI控制器组成，针对应用场合的不同，采用的AD转换器、FPGA和SDRAM有所不同。在RF测试领域，RF接收机的中频输出端输出形式可能是模拟输出，也可能数字输出形式；可能是单端接口，也可能是差分端口 ；由于接收机具有高灵敏度和大动态范围，为了发现较低的杂散和谐波信号，对于1MHz以内的中频信号，要求ADC的数据宽度达到16位精度，以实现90dBc的无杂散动态范围和75dBFS的信噪比指标，要求采样频率最低为20MSPS。目前国内市场上PCI高速数据采集卡并不针RF测试领域，针对高速数模混合电路，布线水平的优劣决定了基底噪声的大小，ADC的数据位数不够导致测试的动态范围不够。因此，目前市面上的PCI数据采集卡不能完全符合RF接收机的测试要求。
【发明内容】
[0004]本发明所要解决的技术问题是提供双通道PCI数据采集卡及方法。
[0005]本发明的第一个技术方案是，双通道PCI数据采集卡，包括双通道的A/D转换器、FPGA, SDRAM 及 PCI 接口 芯片；
[0006]其特征在于:
[0007]FPGA接收到PC机输出的AD采集开始信号，启动双通道的AD转换器采集数据；双通道的A/D转换器同时采集双通道模拟信号，将模拟信号数据转换成数字信号数据；
[0008]FPGA包括系统控制模块、A/D控制模块、SDRAM控制模块、PCI控制模块、第一双时钟缓冲器、第二双时钟缓冲器和第三双时钟缓冲器；
[0009]系统控制模由状态机构成，系统控制模块受PC机控制，产生A/D控制模块、第一双时钟缓冲器、第二双时钟缓冲器、第三双时钟缓冲器和SDRAM控制模块及PCI控制模块的控制信号；
[0010]A/D控制模块受系统控制模的控制，将双通道的A/D转换器采集处理后的信号数据写入第一双时钟缓冲器和第二双时钟缓冲器中；
[0011]SDRAM控制模块受系统控制模的控制，当第一双时钟缓冲器和第二双时钟缓冲器中存储的数据达到设定值时，将第一双时钟缓冲器和第二双时钟缓冲器存储的数据写入SDRAM ;当SDRAM中存储的数据达到设定值时，使能SDRAM控制模块将SDRAM的数据写入第三双时钟缓冲器中，并停止双通道的AD转换器采集数据，
[0012]PCI控制模块受系统控制模的控制，当第三双时钟缓冲器的数据达到设定值时，使能PCI控制模块将第三双时钟缓冲器中的数据通过PCI接口芯片读入到PC机中。
[0013]本发明利用双通道的A/D转换器，采样速度和精度高，同时采用PCI接口和标准动态链接库，兼容性好，应用方便，可以使用VB、VC、Delph1、Labview, Matlab等多种编程环境；本发明利用FPGA内部高速RAM组成二个前置双时钟缓冲器，实现高速前置双通道异步缓冲器功能，实现双通道数据采集，时钟信号各自独立，二路数据在SDRAM中合并。此方法简化了电路结构，并带来使用的灵活性，电路形式可看做相互独立的二路数据采集系统，也可以在不改变两通道采样频率的情况下延迟另一通道的时钟半个周期，通道合并使用以提高一倍的采样频率。
[0014]本发明控制方式为不间断连续采集A/D数据，通过前置高速异步缓冲器实现A/D控制模块与SDRAM控制模块的不同速率和操作时序的模块间的匹配，通过后置的高速异步缓冲器实现SDRAM控制模块与PCI模块的数据同步，保证高速数据采集过程的数据连续性。
[0015]目前在RFIC批量测试系统中，采用的仍是传统的频谱分析仪的方式。PC机通过GPIB对频谱仪进行控制从而判断RFIC是否合格。通常这个测试方式的成本比较高，一台频率分析仪的价格达到几十万甚至上百万的价格。本发明利用PCI数据采集卡配合PC机可实现对RFIC的频率、功率、谐波、杂散、增益的测试，其成本只有2500元。大大降低了 RFIC批量生产的测试成本。
[0016]本发明的第二个技术方案是，双通道PCI数据采集方法，其特征在于:包括如下步骤:
[0017]第一.建立双通道PCI数据采集卡，该采集卡包括双通道的A/D转换器、FPGA,SDRAM及PCI接口芯片；
[0018]第二.对FPGA进行编程，将FPGA内部划分系统控制模块、A/D控制模块、SDRAM控制模块和PCI控制模块，系统控制模由状态机构成，产生A/D控制模块、SDRAM控制模块及PCI控制模块的控制信号；
[0019]第三、将FPGA内部缓冲器分为第一双时钟缓冲器、第二双时钟缓冲器和第三双时钟缓冲器；
[0020]第四、对双通道PCI数据采集卡上电复位，对SDRAM及双通道的A/D转换器进行初始化；FPGA等待PC机发送的采集开始命令，当FPGA接收到PC机输出的AD采集开始信号后，启动双通道的AD转换器采集数据；双通道的A/D转换器同时采集双通道模拟信号，将模拟信号转换成数字信号；
[0021]第五、系统控制模使能第一双时钟缓冲器和第二双时钟缓冲器写信号，同时使能A/D控制模块将双通道的A/D转换器采集处理后的信号数据写入第一双时钟缓冲器和第二双时钟缓冲器中；
[0022]第六、判断第一双时钟缓冲器和第二双时钟缓冲器中存储的数据达到设定值吗，当第一双时钟缓冲器和第二双时钟缓冲器中存储的数据达到设定值时，系统控制模使能第一双时钟缓冲器和第二双时钟缓冲器读信号；同时使能SDRAM控制模块，将第一双时钟缓冲器和第二双时钟缓冲器存储的数据写入SDRAM ；
[0023]第七、判断SDRAM中存储的数据是否达到设定值，当SDRAM中存储的数据未达到设定值时，返回第六；当SDRAM中存储的数据达到设定值时，系统控制模停止双通道的AD转换器采集数据，使能第三双时钟缓冲器写信号，并使能SDRAM控制模块将SDRAM的数据写入第三双时钟缓冲器中；
[0024]第八、判断第三双时钟缓冲器的数据是否达到设定值，当第三双时钟缓冲器的数据达到设定值时，停止向第三双时钟缓冲器写数据；并向PC机发送中断信号；
[0025]第九、使能第三双时钟缓冲器读信号；使能PCI控制模块将第三双时钟缓冲器中的数据通过PCI接口芯片读入到PC机中。
[0026]本发明所述的双通道PCI数据采集卡及方法的有益效果是:本发明采样速度和精度高，兼容性好，应用方便，电路结构简单，实现了双通道数据采集，时钟信号各自独立；实现了不间断连续采集A/D数据，保证了高速数据采集过程的数据连续性；本发明可以利用PC机的程序，实现信号的频率、功率、谐波、杂散、增益等指标的测试，在大批量测试系统中替代频谱分析仪方式，提高了测试效率，降低了批量测试成本。
【附图说明】
[0027]图1是本发明所述的双通道PCI数据采集卡原理框图。
[0028]图2是本发明所述的系统控制模块21的控制流程图
[0029]图3是本发明所述的FPGA2的控制流程图
【具体实施方式】
[0030]参见图1、2，双通道PCI数据采集卡，双通道PCI数据采集卡，包括双通道的A/D转换器 1、FPGA2、SDRAM3 及 PCI 接口 芯片 4 ；
[0031]FPGA2接收到PC机5输出的AD采集开始信号，启动双通道的AD转换器I采集数据；双通道的A/D转换器I同时采集双通道模拟信号，将模拟信号数据转换成数字信号数据；
[0032]FPGA2包括系统控制模块21、A/D控制模块22、SDRAM控制模块23、PCI控制模块24、第一双时钟缓冲器25、第二双时钟缓冲器26和第三双时钟缓冲器27 ；
[0033]系统控制模21由状态机构成，系统控制模块21受PC机5控制，产生A/D控制模块22、第一双时钟缓冲器25、第二双时钟缓冲器26、第三双时钟缓冲器27和SDRAM控制模块23及PCI控制模块24的控制信号；
[0034]A/D控制模块22受系统控制模21的控制，将双通道的A/D转换器I采集处理后的信号数据写入第一双时钟缓冲器25和第二双时钟缓冲器26中；
[0035]SDRAM控制模块23受系统控制模21的控制，当第一双时钟缓冲器25和第二双时钟缓冲器26中存储的数据达到设定值时，将第一双时钟缓冲器25和第二双时钟缓冲器26存储的数据写入SDRAM3 ；当SDRAM3中存储的数据达到设定值时，使能SDRAM控制模块23将SDRAM3的数据写入第三双时钟缓冲器27中，并停止双通道的AD转换器I采集数据，
[0036]PCI控制模块24受系统控制模21的控制，当第三双时钟缓冲器27的数据达到设定值时，使能PCI控制模块24将第三双时钟缓冲器27中的数据通过PCI接口芯片4读入到PC机5中。
[0037]为了便于同时采集双通道模拟输入信号，可使用Verilog HDL硬件描述语言对FPGA进行编程，将其内部划分系统控制模块、A/D控制模块、SDRAM控制模块、PCI控制模块。利用Altera公司的Quartus ii软件的FIFO IP核产生两个位宽为16位，深度为512的DCFIFO及一个位宽为32位，深度为4K的DCFIF0。即在电路上利用FPGA内部高速RAM组成2个16位512字节的高速前置双通道异步缓冲器功能，实现双通道数据采集，时钟信号各自独立，2路数据在SDRAM中合并为32位。此方法简化了电路结构，并带来使用的灵活性，电路形式可看做相互独立的16位数据采集系统，也可以在不改变两通道采样频率的情况下延迟另一通道的时钟半个周期，通道合并使用以提高一倍的采样频率。具体FPGA2的内部控制流程如图3，简述如下:
[0038]当FPGA接收到AD采集开始信号后，启动双通道的AD转换器I采集数据，同时使能第一双时钟缓冲器25和第二双时钟缓冲器26写信号，将采集到的数据写入第一双时钟缓冲器25和第二双时钟缓冲器26中；当第一双时钟缓冲器25和第