用于输入/输出缓冲器电路的评估的方法、系统和装置的制造方法
【技术领域】
[0001]本发明总体关于集成电路的领域。更具体地，某些实施例涉及集成电路上的缓冲器电路的测试。
【背景技术】
[0002]用于验证集成电路(IC)的操作的现时方案包括用于IC的输入/输出(I/O)缓冲器电路的I/o回送测试。I/O回送测试典型地通过下述操作而实施:驱动数据通过IC的I/O缓冲器电路的输出部件，随后驱动关联数据返回通过相同I/O缓冲器电路的输入部件，并且验证输入数据和输出数据是否正确对应于彼此。这样的I/o回送测试有助于评估I/O缓冲器电路的输入和输出部件是否适当地运转。
[0003]随着集成电路(IC)特征持续收缩，测试成本不间断地增加。更大数目的接口节点、更高的操作频率和诸如多芯片模块之类的专业化封装步骤全部贡献于激增的测试成本。为了避免浪费封装材料和组装成本，在封装组装之前在集成电路管芯上执行一些测试。随着管芯接触件在尺寸方面减小且在数目方面增加，用于在组装之前测试集成电路的设备在成本和复杂性方面增加。实际上，集成电路的每个接口节点的详尽组装前测试的成本正在变得过高。不幸的是，通过减少预组装测试节约成本转化成增加组装后浪费。
[0004]在即将到来的各代存储器设备的接口中I/O引脚的数目预计增加一一例如从一些当前动态随机存取存储器(DRAM)设备中的大约30个引脚增加到512至1024个DQ引脚左右以及地址和命令引脚的8个通道左右。即使所有这样的引脚可以在晶片探测期间被探测，对于直接自动测试设备(ATE)晶片探测测试而言也将成本过高。而且，晶片探测ATE和探测工具受限于大约500 MHz时钟频率，其对应于用于双数据速率(DDR)电路测试的I千兆传输每秒(lGT/s)。然而，预见到未来的存储器设备将达到高达大约2千兆传输每秒(GT/s)性能能力。出于至少这些原因，IC测试的当前现有技术对于即将到来的各代设备而言是不足的。
【附图说明】
[0005]通过示例的方式而不是通过限制的方式在附图的各图中图示了本发明的各种实施例，并且在附图中:
图1是图示了根据实施例的用于评估集成电路的系统的元件的框图。
[0006]图2是图示了根据实施例的用于评估I/O缓冲器电路的方法的元素的流程图。
[0007]图3是图示了根据实施例的用于评估I/O缓冲器电路的回送测试的元件的电路图。
[0008]图4是图示了根据实施例的在集成电路的评估期间的时钟延迟的元素的时序图。
[0009]图5A是图示了根据实施例的要评估的集成电路的元件的电路图。
[0010]图5B是图示了根据实施例的要评估的集成电路的元件的电路图。
[0011]图6是图示了根据实施例的要被处理以用于集成电路的评估的信令的元素的时序图。
[0012]图7是图示了根据实施例的用于评估集成电路的系统的元件的框图。
【具体实施方式】
[0013]本文讨论的实施例以各种方式提供了用于确定是否多个I/O缓冲器电路满足测试准则的技术和/或机制。某些实施例测试多个I/o缓冲器电路以检测最快操作的I/O缓冲器电路与最慢操作的I/o缓冲器电路之间的异常大的展宽。这样的多个I/O缓冲器电路可以共享一个或多个公共时钟信号。例如，相应数据可以以各种方式从该多个I/o缓冲器电路中的每一个以公共发射时钟信号发出。可替换地或此外，相应数据可以以各种方式由该多个I/o缓冲器电路中的每一个以公共接收时钟信号接收。
[0014]实施例执行针对该多个I/O缓冲器电路的回送测试的循环，其中回送测试的循环每一个被执行在公共发射时钟信号与公共接收时钟信号之间的不同相应延迟期间。根据实施例进行操作的自动测试设备可以通过提供精细(例如10皮秒)时钟边缘分辨率来促进这样的测试循环一一例如，其中边缘安置精度的需求可能不必如此苛刻。
[0015]评估测试循环的结果可以包括针对该多个I/O缓冲器电路中的每一个确定I/O缓冲器电路的回送测试是否指示失败条件。基于针对该多个I/o缓冲器电路中的每一个的这样的确定，可以提供输出信号一一例如，全通过输出信号、单失败输出信号和全失败输出信号中的一个一一以指示没有I/o缓冲器电路失效、至少一个I/O缓冲器电路失效或者该多个I/o缓冲器电路中的每一个失效。
[0016]在实施例中，该多个I/O缓冲器电路每一个都包括在集成电路中——例如其中在晶片探测测试期间执行该多个I/o缓冲器电路的评估。例如，这样的评估可以在不存在连接到集成电路的封装引脚时和/或在集成电路驻留在尚未与任何其它管芯一起组装的管芯上时执行。在另一实施例中，该多个I/o缓冲器电路可以在处于多个管芯的组件中时、在处于封装中时等等被如此评估。
[0017]图1图示了根据实施例的用于测试集成电路的系统100的元件。系统100可以包括测试装置110和包括经受测试装置110评估的集成电路(IC)的设备120。在可替换实施例中，测试装置I1的功能性被实现在多个分离的设备中。某些实施例整个被实现在测试装置110内或者整个被实现在这样的多个分离的设备内以实现测试装置110的功能性。
[0018]设备120可以是要评估的1C、包括这样的IC的封装、DIMM或包括这样的封装的其它设备等。由测试装置110评估的集成电路可以例如包括随机存取存储器(RAM)，诸如以下一个或多个:动态RAM (DRAM)、双数据速率DRAM (DDRAM)、同步DRAM (SDRAM)、静态RAM(SRAM)、闪速存储器、内容可寻址存储器(CAM)、聚合物存储器(例如铁电聚合物存储器)、相变存储器(例如奥式存储器)、硅-氧化物-氮化物-氧化物-硅(SONOS)存储器、或者适于存储信息的任何其它类型的集成电路逻辑。
[0019]在实施例中，设备120包括I/O缓冲器(1B)电路122a，122b，……，122η，其在设备120的正常(或者“使命模式”)操作期间以各种方式接收用于设备120的数据和/或发送来自设备120的数据。设备120的集成电路的评估可以包括测试装置110执行针对1B电路122a，122b，……，122η中的每一个的相应回送测试。例如，测试装置110可以执行针对1B电路122a，122b，……，122η中的每一个的多个回送测试，每一个回送测试针对发射时钟和接收时钟之间的相应延迟(或“偏斜”)，其以各种方式调节1B电路122a，122b，……，122η的相应操作。
[0020]作为说明而非限制，测试装置110可以包括测试控制逻辑102—一例如其包括硬件、固件和/或执行软件一一以向扫描链(SC)模块124a，124b，……，124η提供测试数据130。虽然SC模块124a，124b，……，124η被图示为并入到设备120中，但是某些实施例在这方面不受限。基于测试数据130，SC模块124a，124b，……，124η可以每一个向1B电路122a，122b，……，122η中的不同的相应一个输入各种数据并且每一个从1B电路122a，122b，……，122η中的不同的相应一个接收各种关联的输出数据。例如，SC 124a可以向1B 122a输入相应数据，其中这样的输入由发射时钟TxClk来调节。可替换地或此外，SC124a可以基于输入数据从1B 122a接收输出数据，其中这样的接收由接收时钟RxClk来调节。TxClk可以调节SC 124b向1B 122b输入相应数据，调节SC 124η向1B 122η输入相应数据等等。可替换地或此外，RxClk可以类似地调节SC 124b从1B 122b接收相应输出数据，调节SC 124η从1B 122η接收相应输出数据等等。
[0021]在实施例中，测试控制逻辑102控制作为测试数据130的一部分的第一数据集合的发送，其中第一数据集合是在存在TxClk与RxClk之间的第一延迟时执行的1B电路122a，122b，……，122η的回送测试的循环的基础。测试控制逻辑102可以随后控制作为测试数据130的另一部分的第二数据集合的发送，其中第二数据集合是在存在TxClk与RxClk之间的不同延迟时执行的1B电路122a，122b，……，122η的回送测试的不同循环的基础。在实施例中，测试控制逻辑102控制多个这样的测试循环，其中每一个测试循环针对TxClk与RxClk之间的不同相应延迟。
[0022]基于每一个针对1B电路122a，122b，……，122η中的相应一个的各种输入数据和每一个来自1B 122a中的相应一个的各种关联输出，SC模块124a，124b，……，124η可以向测试装置110提供指示针对1B电路122a，122b，……，122η的相应回送测试结果的信息。作为说明而非限制，SC 124a可以提供输出信号132a，其基于SC 124a与1B 122a之间的回送测试交换。可替换地或此外，测试装置110可以类似地接收基于SC 124b与1B122b之间的回送测试交换的输出信号132b、基于SC 124η与1B 122η之间的回送测试交换的输出信号132η等。输出信号132a，132b，......，132η可以每一个包括相应的一个或多个值，其每一个针对给定测试循环的不同的相应回送测试。输出信号的这样的一个或多个值可以既特定于特定测试循环又特定于在该测试循环期间以各种方式测试的特定I/O缓冲器电路。在另一实施例中，输出信号132a，132b，……，132η此外被提供为对包括SC模块124a，124b，……，124η的扫描链的反馈。
[0023]基于输出信号132a，132b，……，132η，测试装置110可以评估设备120是否满足一个或多个测试准则。作为说明而非限制，测试装置110可以包括失败检测逻辑104—一例如其包括硬件、固件和/或执行软件一一以确定是否由任何输出信号132a，132b，……，132η指示失败条件。失败条件可以包括1B模块在测试循环中未能通过其回送测试中的至少一个。在实施例中，失败条件包括1B模块在测试循环中未能通过其回送测试中的每一个。
[0024]失败检测逻辑104可以确定同TxClk与RxClk之间的第一延迟相关联的第一测试循环指示针对1B电路122a，122b，……，122η中的至少一个的失效条件。失败检测逻辑104可以此外或者可替换地确定同TxClk与RxClk之间的第二延迟相关联的第二测试循环指示针对1B电路122a，122b，……，122η中的每一个的失效条件的实例。
[0025]在实施例中，测试装置110包括评估逻辑106以计算这样的第一延迟与这样的第二延迟之间的差异。基于这样的差异，评估逻辑106可以生成指示设备120是否满足测试准则的信号108。例如，评估逻辑106可以将所计算的差异与同满足测试准则的设备相关联的阈值差异值进行比较。可以提供信号108以用于在存储器(未示出)中存储对应数据、以用于在显示单元中评估结果的显示、作为用于附加电路测试的反馈信号等等。
[0026]图2图示了根据实施例的用于评估集成电路的方法200的元素。可以执行方法200以评估诸如设备120