自测试集成电路的制作方法
【技术领域】
[0001 ] 这里论述的实施例总的来说涉及自测试集成电路。
【背景技术】
[0002]随着互联网业务量以及比如高性能计算、数据中心连接和视频内容分发这类高带宽应用需求的显著增长，集成电路(IC)中的总聚合比特率在线路速率和并行通道数量两个方面也在增长。这种情况推动了以最大工作速率来测试IC的需要，由此确保产品的高产率。当前的自动测试设备(ATE)在带宽和通道数量方面都无法执行这种类型的测试。如果在ATE级别不具有全速测试的能力，那么我们要么会在最终的装配过程中遭受产量损失，要么会将高速的附加元件附着于ATE或是在具有全速能力的测试平台上引入二次插装，前述的所有的解决方案都会提升使用该解决方案的IC和/或产品的成本。由此需要一种低成本的全速自测试处理。
[0003]这里请求保护的主题并不局限于解决任一缺陷或是只在如上所述的环境中工作的实施例。相反，本【背景技术】部分是为了例证可以实施这里描述的一些实施例的一个例示技术领域而被提供的。
【发明内容】
[0004]本
【发明内容】
部分是为了以简化形式引入以下在【具体实施方式】部分中进一步描述的精选概念而提供的。本
【发明内容】
部分既不用于识别请求保护的主题的关键特征或基本特性，也不意在用来帮助确定请求保护的主题范围。
[0005]这里描述的一些例示实施例总的来说涉及的是包含多个通道的自测试集成电路(1C)。
[0006]在例示实施例中，所描述的是一种集成电路(IC)的自测试方法，该集成电路包括N个通道i，其中i是从I到N的整数。该方法可以包括在菊花链中有选择地耦合通道i。该方法还可以包括在通道I包含的第一⑶R接收参考时钟信号。该方法还可以包括:由第一⑶R使用该参考时钟信号来验证第一 CRD的⑶R功能。该方法还可以包括由通道I中包含的第一伪随机比特流(PRBS)生成器电路使用由第一⑶R恢复的恢复时钟信号来产生PRBS信号I。并且，该方法还可以包括由第一 PRBS生成器电路将PRBS信号I输出到通道2的输入。该方法还可以包括:对于范围从2到N的i，由每一个通道i使用从菊花链中的前一个通道1-Ι接收的PRBS信号1-Ι来验证通道i的至少一些功能以及验证前一个通道
1-Ι的至少一些功能；由每一个通道i的PRBS生成器使用从PRBS信号1-Ι中恢复的时钟信号来产生PRBS信号i ;以及由每一个通道i的PRBS生成器将PRBS信号i输出到菊花链中的下一个通道i+Ι。在另一个例示实施例中，自测试集成电路(IC)包括N个通道i和控制器，其中i是从I到N的整数。每一个通道i可以包括时钟和数据恢复电路(OTR)、伪随机比特流(PRBS)生成器电路以及PRBS检查器和目视质量监视(EQM)电路。该控制器可被配置成在自测试期间在菊花链中有选择地耦合通道i。
[0007]在后续描述中将会阐述本发明的附加特征和优点，这些特征和优点部分可以从说明书中清楚了解，或者也可以通过实践本发明来获悉。本发明的特征和优点可以借助附加权利要求中特别指出的工具和组合而被实现和获得。从后续的描述以及附加权利要求中可以更全面地清楚了解本发明的这些和其他特征，或者也可以通过实践下文中阐述的发明来了解这些特征和优点。
【附图说明】
[0008]为了进一步阐明本发明的上述和其他优点和特征，在这里将会参考在附图中公开的本发明的例示实施例来对本发明进行更详细的描述。应该了解的是，这些附图仅仅描述了本发明的例示实施例，由此不应被认为是对本发明的范围进行限制。本发明及其附加特征和细节是通过使用附图而被描述和说明的，其中:
[0009]图1是例示的自测试IC的框图；
[0010]图2是可以与图1的IC相对应的例示的自测试IC的框图；以及
[0011]图3是依照这里描述的至少一些实施例布置的IC的例示自测试方法的流程图。
【具体实施方式】
[0012]这里描述的一些实施例涉及的是包含多个通道的自测试1C。每一个通道可以包括时钟和数据恢复电路(CDR)。相应地，自测试IC的例示实施例是多通道CDR。为了与全速的自测试相适应，这里公开的实施例还可以包括在自测试中使用的附加电路。例如，为了测试锁定和无误差操作，每一个通道都可以包括伪随机比特流(PRBS)生成器和PRBS检查器。对于包含了处于正常运行状态的无参考(referenceless)⑶R的应用来说，每一个⑶R都可以具有测试模式，在该测试模式中，CDR能以较低的速度接受参考时钟，例如1/4、/1/8、1/16速度等等，并且可以全速产生并检查PRBS图案。为了测试输出波形整形特征和输入均衡，每一个CDR都可以包括目视质量监视能力。以下将会提供包含此种能力的IC的例示实施例及其操作方法的附加细节。
[0013]这里描述的多通道自测试IC的一些实施例可以在多种操作环境中实施。例如，这里描述的多通道自测试IC可以包含在多通道光电收发信机中和/或应答器模块和/或其他操作环境中。
[0014]现在将参考附图来描述本发明的例示实施例的不同方面。应该理解的是，这些附图是关于此类例示实施例的图解和示意性表示，其既不对本发明构成限制，也不必按比例绘制。
[0015]图1是根据这里描述的至少一些实施例布置的例示自测试IC 100 (以下将称为“1C 100”)的框图。IC 100包括控制器110和多个通道121-124。虽然在图1中示出了四个通道121-124，但是更为普遍的是，该IC 100可以包含N个通道，其中N是大于I的整数。
[0016]每一个通道121-124都可以包括⑶R。更进一步，每一个通道121-124都包括相应的数据输入引线131-134，以便接收数据信号，此外，每一个通道121-124还可以包括控制引线，该控制引线可通信地将每一个通道121-124经控制线路135耦合到控制器110。
[0017]通常，每一个通道121-124可被配置成在相应的输入引线131-134上接收数据信号，以及使用任何适当的CDR方法来从该数据信号中获取信号锁定和恢复数据。通道121-124可以在相应的输出引线141-144上输出所恢复的数据信号。作为替换或补充，通道121-124可以输出从引入的数据信号中获取的时钟信号。
[0018]每一个通道121-124的⑶R都可以接收由控制器110在控制线路135上提供的参考时钟信号，以便执行其功能。作为替换或补充，每一个通道121-124的CDR都可以被配置成无参考CDR，其中所述CDR会从所接收的数据信号中获取时钟信号，而不是使用单独的参考时钟信号。
[0019]控制器110可被配置成对通道121-124的操作进行控制。例如，控制器110可以提供参考时钟信号，对设置进行调整，在正常操作与自测试之间进行切换等等，或者也可以执行这些处理的任何组合。作为示例，对于自测试来说，控制器110可被配置成在菊花链中有选择地耦合通道121-124，以使通道I的输出引线141可通信地耦合到通道2的输入引线132，通道2的输出引线142可通信地耦合到通道3的输入引线133，通道3的输出引线143可通信地耦合到通道4的输入引线134，和/或通道4的输出引线144可通信地耦合到通道I的输入引线131。如下文中更详细描述的那样，借助这种菊花链结构，每一个通道121-124都能验证其自身和/或菊花链中的前一个通道的功能。这里使用的验证通道或其他组件的功能可以包括:验证通道或其他组件的一些功能，但不一定会验证其所有的功能。在完成了自测试之后，通道121-124可被从菊花链去耦。
[0020]在这里描述的这个及其他实施例中，例如在图2的实施例中，可以保持整个菊花链，这意味着可以在执行整个时间的自测试期间都保持输出与输入之间所有的通信耦合。作为替换或补充，也可以在自测试期间根据需要而仅仅保持菊花链的一些部分，这意味着仅仅会在自测试的相对较小窗口中保持该菊花链的每个通信耦合，在该相对较小窗口中输出信号被从一个通道的输出传递到下一个通道的输入。作为替换或补充，可以在执行自测试的整个时间中保持该菊花链的一些部分，而根据需要保持所述菊花链的其他部分或者在比执行自测试的整个时间短的时间中保持所述菊花链的其他部分。
[0021]如图1所示，控制器110和通道121-124可以是在单个衬底190上形成的。在单个衬底190上形成控制器110和通道121-124的处理可以包括在单个衬底190上形成控制器110和通道121-124的物理晶体管级组件。在一些实施例中，每一个通道121-124都可以包括在单个衬底190上形成的多个模拟组件。每一个通道121-124中的一些模拟组件可以使用双极结晶体管(BJT)形成的。作为补充或替换，控制器110可以使用互补金属氧化物半导体(CMOS)晶体管形成的，所述晶体管被布置成产生某种形式的处理器，例如微处理器，其中该处理器基于存储在计算机可读介质上的固件、软件或其他某种类型的处理器指令来执行操作。
[0022]虽然图1示出的是在带有控制器110的衬底190上形成四个通道121-124，然而，在不脱离本公开的范围的情况下，在带有控制器110的衬底190上也可以形成更多或更少的通道。例如，在带有控制器110的衬底190