芯片上变异侦测方法和集成电路的制作方法
【专利说明】
【技术领域】
[0001 ] 本发明涉及集成电路，尤其涉及一种芯片上变异侦测方法和集成电路。
【【背景技术】】
[0002]电子设计自动化(Electronic Design Automat1n, EDA)工具被广泛地使用在集成电路(Integrated Circuit，1C，亦可视为芯片)的设计和配置上，以用以仿真电路的时序以及决定组件的配置。电子设计自动化工具操作在计算机上，因此没有集成电路制程上的需求。电子设计自动化工具可执行静态时序分析(Static Timing Analysis，STA)，静态时序分析不需要经由模拟，即可用以计算在一集成电路的数字电路的期望时序。
[0003]在期望的变异(亦称作不同的条件(corners))的不同设定下，静态时序分析在装置和组件的合理和正确的模式下被执行。制程电压温度(Process, Voltage, Temperature,PVT)条件，是根据在每个集成电路的装置操作中，关于制程、操作电压以及操作温度的变化的假设来制定。在取得时序结束(timing signoff)以及进行制造之前，电路需要通过，在静态时序分析中不同制程电压温度条件下，所有所需的时序需求的检验。
[0004]随着半导体制程的制作尺寸持续缩减，在芯片上的变异偏离静态时序分析的规定所产生的影响也变得越来越严重。
【
【发明内容】
】
[0005]本发明提供一种芯片上变异侦测(On-Chip Variat1n，0CV)方法和集成电路，可判断发射暂存电路和所述撷取暂存电路间的实际路径延迟，进而可了解芯片上变异的真实情况，可为静态时序分析模型的校准提供参考。
[0006]根据本发明的一个实施例提供了一种集成电路，包括延迟判断电路和控制电路，其中:
[0007]所述延迟判断电路，包括:
[0008]发射暂存电路，用以根据第一时钟输出测试数据；
[0009]撷取暂存电路，耦接至所述发射暂存电路，且用以根据第二时钟撷取所述测试数据；
[0010]第一链的延迟组件，耦接至所述述发射暂存电路，用以接收来源时钟以产生所述第一时钟，其中所述第一链的延迟组件的第一数量被调整，以提供所述第一时钟至所述述发射暂存电路；以及
[0011]第二链的延迟组件，耦接至所述撷取暂存电路，用以接收所述来源时钟以产生所述第二时钟，其中所述第二链的延迟组件的第二数量被调整，以提供所述第二时钟至所述撷取暂存电路；
[0012]所述控制电路，耦接至所述延迟判断电路，用以调整所述第一链的延迟组件的所述第一数量以及所述第二链的延迟组件的所述第二数量，使得所述撷取暂存电路正好能通过所述第二时钟撷取所述测试数据，且用以根据所述第一链的延迟组件的所述第一数量以及所述第二链的延迟组件的所述第二数量判断所述发射暂存电路和所述撷取暂存电路间的路径延迟。
[0013]根据本发明的一实施例提供了一芯片上变异侦测方法，适用于一集成电路，该方法包括:
[0014]发射暂存电路根据第一时钟输出测试数据至撷取暂存电路；
[0015]所述撷取暂存电路，根据第二时钟，从所述发射暂存电路接收所述测试数据；
[0016]控制电路调整第一链的延迟组件的第一数量以及第二链的延迟组件的第二数量，使得所述撷取暂存电路正好能通过所述第二时钟撷取所述测试数据，并根据所述第一链的延迟组件的所述第一数量以及所述第二链的延迟组件的所述第二数量判断所述发射暂存电路和所述撷取暂存电路间的路径延迟；
[0017]其中，所述第一链的延迟组件用以接收来源时钟以产生所述第一时钟，以及所述第二链的延迟组件用以接收所述来源时钟以产生所述第二时钟。
[0018]本发明实施例所提供的集成电路及芯片上变异侦测方法，通过发射暂存电路根据第一时钟输出测试数据至撷取暂存电路；并通过所述撷取暂存电路，根据第二时钟，从所述发射暂存电路接收所述测试数据；以及，通过控制电路调整第一链的延迟组件的第一数量以及第二链的延迟组件的第二数量，使得所述撷取暂存电路正好能通过所述第二时钟撷取所述测试数据，并根据所述第一链的延迟组件的所述第一数量以及所述第二链的延迟组件的所述第二数量判断所述发射暂存电路和所述撷取暂存电路间的路径延迟；其中，所述第一链的延迟组件用以接收来源时钟以产生所述第一时钟，以及所述第二链的延迟组件用以接收所述来源时钟以产生所述第二时钟。由此，本发明实施例提供了一种暂存电路和所述撷取暂存电路间的实际路径延迟的测量方式，进而可了解芯片上变异的真实情况，可为静态时序分析模型的校准提供参考。
[0019]关于本发明其他附加的特征与优点，本领域技术人员，在不脱离本发明的精神和范围内，当可根据本案实施方法中所揭露的执行联系程序的用户装置、系统、以及方法，做少许的改动与润饰而得到。
【【附图说明】】
[0020]图1显示根据本发明的实施例所述的变异侦测器1的方块图。
[0021]图2显示根据本发明的实施例所述的变异侦测电路2的方块图。
[0022]图3显示根据本发明的一个实施例所述的变异侦测电路2的操作的示意图。
[0023]图4显示根据本发明的实施例的所述的变异侦测单元4的方块图。
[0024]图5显示根据本发明的一个实施例所述的变异校正电路5的方块图。
[0025]图6为根据本发明的一个实施例所述的芯片上变异侦测方法6的流程图。
[0026]图7为根据本发明的另一个实施例所述的芯片上变异侦测方法7的流程图。
【【具体实施方式】】
[0027]本章节所叙述的是实施本发明的最佳方式，目的在于说明本发明的精神而非用以限定本发明的保护范围，本发明的保护范围当依据本发明的权利要求书的所界定者为准。
[0028]图1显示根据本发明的实施例所述的变异侦测器(variat1n detector) 1的方块图。如图1所示，变异侦测器1中包括了延迟判断电路10以及控制电路12。变异侦测器1应用在集成电路中以指示一路径延迟的时序变异(timing variat1n)，其中所指示的路径延迟的时序变异会和静态时序分析(Static Timing Analysis，STA)所使用的延迟模型一致或不同。延迟判断电路10还包括发射缓存器100(发射暂存电路)、撷取缓存器102 (撷取暂存电路)、发射延迟链104(第一链的延迟组件(delay elements))以及撷取延迟链106 (第二链的延迟组件)，以及，配置在发射缓存器100和撷取缓存器102之间的结合(combinat1n)逻辑电路。根据本发明一个实施例，结合逻辑电路包括数个串联的多工器。
[0029]每一个发射延迟链104以及撷取延迟链106包括四个串联的延迟组件，且为了提供所需的时钟延迟，启动的延迟组件的数量是可调整的。换句话说，通过启动和/或停止延迟链中被选取的一定数量的延迟组件来控制所述时钟延迟。举例来说，发射延迟链104可配置为运行所述四个延迟组件里面的三个。当发射延迟链104从时钟产生器(未显示于图中)接收到时钟CLK (来源时钟)之后，时钟CLK将经由所述三个被选取的延迟组件来进行传送，以提供发射时钟(launch clock)(第一时钟)给发射缓存器100。同样地，撷取延迟链106可配置为运行全部四个延迟组件。当撷取延迟链106从相同的时钟产生器接收到所述时钟CLK(来源时钟)之后，时钟CLK将经由所述四个被选取的延迟组件来进行传送，以提供撷取时钟(capture clock)(第二时钟)给撷取缓存器102。上述的时钟产生器可指一石英震荡器、一环形振荡器或一共振电路。发射延迟链104和撷取延迟链106中的延迟组件可指一反向器、一缓冲器或一延迟逻辑闸/门。
[0030]当发射时钟抵达时，发射缓存器100会输出一测试数据Dt。测试数据Dt可预先存储在一本地内存(未显示于图中)中，且当初使设定时，被加载至发射缓存器100中。发射的测试数据Dt会花费一有限传送时间来经过所有的多工器而被传送至撷取缓存器102。上述的有限传送时间可视为发射缓存器100和撷取缓存器102间的路径延迟。当接收到撷取时钟时，测试数据