具有低功耗扫描触发器的集成电路的制作方法
【专利说明】
【背景技术】
[0001]本发明通常涉及集成电路，并且，更具体地涉及扫描触发器电路。
[0002]集成电路(1C)，例如片上系统(SoC)，其在一个单独的芯片上集成了各种数字以及模拟元件。SoC的设计可能具有制造缺陷，例如短路、开路、材料缺陷以及受损的通孔。这样的制造缺陷可能导致SoC发生故障。因此，测试SoC的制造缺陷是很重要的。
[0003]可测试性的设计(也被称为面向测试的设计或DFT)是为IC增加可测试性特性的设计工艺。DFT使得自动测试设备(ATE)能够采用由自动测试模板(pattern)生成器(ATPG)生成的测试模板执行各种故障测试方法。每个测试模板包括一组比特。ATPG基于IC中将被测试的故障类型设置每个比特的逻辑状态。
[0004]传统的，故障测试方法被分类为两种类型一功能测试以及结构测试。功能测试采用由验证工程师生成的功能或操作测试模板来测试IC的功能特性。但是，由于技术进步已经极大增加了芯片上元件的数量,也增加了生成功能测试模板的复杂性以及所需时间，由此增加了测试的时间和成本。结构测试(也被称为扫描测试)将IC中的制造缺陷建模为逻辑故障，该逻辑故障可由相互链式连接的简单存储元件(即，扫描链)来检测，简单存储元件例如触发器(也被称为扫描触发器)。
[0005]扫描测试具有两种模式，扫描-移位和扫描-捕获。该扫描-移位模式包括移入和移出模式。当激活扫描测试时，IC被设置为处于扫描-移位模式。在扫描-移位模式中，ATPG生成一测试模板(也被称为测试向量V1)并且将该测试模板提供至ATE。ATE将该测试模板(仅为一组比特)移入扫描触发器中。基于时钟信号的连续时钟脉冲将测试模板的每一比特移入扫描触发器。扫描触发器操作为移位寄存器并且在链中移位该比特。在扫描-移位模式的最后，扫描链中的每一个扫描触发器保持该测试模板中的相应比特。
[0006]当将测试模板载入IC中时，该IC基于该测试模板以及扫描使能信号进行逻辑状态转换。
[0007]在扫描-捕获模式期间，该扫描触发器基于扫描时钟信号捕获IC的内部组合逻辑的逻辑状态转换。由此，每一个扫描触发器存储与IC的多个逻辑模块的输出相对应的一位比特。
[0008]在扫描-捕获模式完成之后，IC被设置为处于扫描-移位模式以使得存储的比特可以从IC中移出(被称为测试向量V2),并且与期望的模板相比较。通过将输出的测试模板与期望输出的测试模板相比较，ATE可区分出起作用的IC和故障1C。
[0009]图1A为传统的扫描触发器电路100的原理框图。该扫描触发器电路100包括多路转接器102、主锁存器104、非门106以及从锁存器108。该扫描触发器电路100具有用于接收时钟信号的时钟输入端子(CLK)以及用于接收扫描使能信号的扫描使能输入端子(SE)。多路转接器102具有用于接收数据输入信号(Vd)的第一输入端子以用于接收扫描数据输入信号(Vsdi)的第二输入端子、与扫描使能输入端子(SE)连接以用于接收该扫描使能信号的选择输入端子以及用于输出数据输入信号(Vd)以及扫描数据输入信号(Vsdi)中的其中至少一个信号的输出端子。该主锁存器104具有连接至多路转接器102的输出端子的输入端子以用于接收数据输入信号(Vdi)以及扫描数据输入信号(Vsdi)中的至少其中一个，连接至非门106的输出端子的时钟输入端子以用于接收反相时钟信号，以及用于输出中间输出信号(Vint)的输出端子。从锁存器108具有连接至主锁存器104的输出端子的输入端子以用于接收中间输出信号(Vint)，用于接收时钟信号的时钟输入端子以及用于输出输出信号(Vout)的输出端子。
[0010]图1B为示出扫描触发器电路100的扫描测试的扫描-移位模式的时序图。在扫描测试期间，在时刻TO处，扫描使能信号处于逻辑高状态，并且测试模板的第一比特被移入扫描触发器电路100。
[0011]从T0-T1，时钟信号处于逻辑诋状态，并且多路转接器102将测试模板的第一比特输出至主锁存器104。该主锁存器104从非门106中接收处于逻辑高状态的时钟信号。由此，主锁存器104被激活并且从而主锁存器104输出处于与第一比特相对应的逻辑状态的中间输出信号(Vint)。从锁存器108接收处于逻辑低状态的时钟信号，并且因此处于失效状
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[0012]从Tl至T2，时钟信号处于逻辑高状态。主锁存器104从非门106中接收处于逻辑低状态的时钟信号，并且因此处于失效状态。但是，从锁存器108接收处于逻辑高状态的时钟信号。由此，从锁存器108被激活，并且接收中间输出信号(Vint)以及生成处于与第一比特相对应的逻辑状态的输出信号(V.)。
[0013]由此，从TO至T2，测试模板的第一比特被移入扫描触发器电路100中。同样的，从T2至T4，测试模板的第二比特被移入扫描触发器电路100中。
[0014]但是，当测试模板包括具有相同逻辑状态的连续比特时，S卩，当测试模板的第一比特和第二比特的逻辑状态相同时，锁定主锁存器104和从锁存器108，以在扫描链中移入第一比特和第二比特。即使中间输出信号(Vint)的逻辑状态被固定在第一比特和第二比特的逻辑状态处，主锁存器104和从锁存器108的时钟输入端子也基于时钟信号的逻辑状态进行切换。由此，扫描触发器电路100的内部元件(例如，晶体管和电容器)被频繁的充电和放电，因此导致不必要的电能损耗。另外，由于在扫描测试期间的功率损耗的增加，扫描链两端的电压降可能会超过扫描触发器电路100被设计时所期望的电压降，由此减小了在扫描触发器电路100时钟输入端子处的时钟信号的电压水平并且导致扫描测试技术的故障。
[0015]克服前述问题的一种技术是采用时钟门控逻辑电路。图2为传统的集成电路(IC) 200的原理框图，其包括时钟门控电路202以及触发器204。IC200接收测试模板为输入信号(Vin)、时钟信号以及复位信号。时钟门控电路202包括异或非门206、或非门208以及与门210。
[0016]异或非门206具有第一输入端子和第二输入端子以用于分别接收输出信号(V.)和输入信号(Vin)，以及生成第一控制信号(Vesi)的输出端子。或非门208具有连接至异或非门206的输出端子以用于接收第一控制信号(Vesi)的第一输入端子，用于接收时钟信号的第二输入端子，以及用于生成第二控制信号(Ves2)的输出端子。与门210具有连接至或非门208的输出端子以用于接收第二控制信号(Ves2)的第一输入端子，用于接收时钟信号的第二输入端子，以及用于生成时钟门控时钟信号(Vaies)的输出端子。触发器204具有用于接收输入信号(Vin)的第一输入端子以用于接收复位信号的第二输入端子，以及连接到与非门210的输出端子、用于接收时钟门控时钟信号(Vcgcs)的时钟输入端子。
[0017]在操作中，当输入信号(Vin)的逻辑状态与输出信号(V.)的逻辑状态相同时，第一控制信号(Vesi)以及第二控制信号(Ves2)分别处于逻辑高和逻辑诋状态。时钟门控逻辑电路202生成处于逻辑低状态的时钟门控时钟信号(Vcecs)，由此使触发器204处于失效状态。但是，该技术需要扫描链(未示出)中的每一个触发器204具有时钟门控电路202，并且因此导致了单位面积触发器数量的减少。另外，时钟门控电路202增加了输入信号(Vin)的传播延迟，由此降低了时钟信号的频率。时钟信号频率的降低增加了测试IC200所需的时间。
[0018]图3是用于克服前述问题的传统触发器电路300的框图。触发器电路300包括主锁存器302、时钟门控电路304、从锁存器306以及非门308。时钟门控电路304包括或门310以及与非门312。
[0019]主锁存器302具有用于接收输入信号(Vin)的输入端子(其中该输入信号(Vin)为由ATPG生成的测试模板)，用于接收时钟信号的时钟输入端子，以及用于基于时钟信号输出中间输出信号(Vint)的输出端子。从锁存器306具有连接至主锁存器302的输出端子以用于接收中间输出信号(Vint)的输入端子，用于接收经由非门308的反相时钟门控时钟信号的时钟输入端子，以及用于输出输出信号(V.)的输出端子。或门310具有连接至主锁存器302的输出端子、用于接收中间输出信号(Vint)的第一输入端子,连接至从锁存器306的输出端子、用于接收输出信号(V.)的第二输入端子，以及用于生成控制信号(Ves)的输出端子。与非门312具有用于接收时钟信号的第一输入端子，连接至或门310的输出端子、用于接收控制信号(Ves)的