应答机测距精度的提高方法
【技术领域】
[0001 ]本发明涉及一种在非相干模式下提高应答机测距精度的实现方法。
【背景技术】
[0002] 在当前主流测控体制非相干模式下，外弹道测量系统要获得高精度的测距数据， 离不开协同工作的高精度测距应答机，只有形成了天地大回路的高精度数据链，才可能实 现高精度的测距与定位。在测距系统中，由应答机引入的误差主要包含应答机本身的零值 偏移误差、测量引入的零值测量误差以及由于环境状态变化引起的零值变化误差。应答机 零值偏移误差和零值测量误差将直接引入到系统精度之中，但均可通过改善应答机性能和 测量精度来降低这两种因素引入的误差量。
[0003] 目前提高飞行器载应答机测距精度的方法与思路有两种。其一：通过提高应答机 的硬件性能，提高应答机距离零值的稳定性，降低应答机的测距偏移误差。随着硬件器件及 应用电路的成熟化，这种方法已经不存在很大的提升空间。其二:在应答机成熟的硬件平台 上，通过采用新的软件算法提高精度数据的稳定性。方法二在成本、灵活性、可扩展性等方 面都具有方法一不可比拟的优势。
[0004] 非相干模式下应答机的测距原理是:应答机接收上行链路信号后经过解扩、解调、 帧同步等信号处理提取帧同步信息，利用下行链路的帧同步后沿对上行信号进行采样，将 采样值重新组帧后利用下行链路发送到地面站，地面站通过计算发送帧同步和接收帧同步 之间的时间延时进行距离测量。应答机下行链路帧同步后沿脉冲的时钟误差直接影响测控 系统的测距精度。应答机下行链路帧同步后沿脉冲由发码时钟产生，发码时钟是由系统钟 做下行链路的调制时钟，使用频率控制字累加器DDS产生，因此频率控制字累加器的精准度 对测控系统的测距精度带来直接影响。目前，应答机的频率控制字累加器一般取32位，其频 率控制字计算公式为：
[0006] 其中Fdds为的产生发码的时钟频率控制字，Fdd?i为频率控制字的整数部分，Fdds·? 为频率控制字的小数部分。其实现过程在FPGA内部实现，小数部分会被舍弃，DDS不断累加 引起残留误差，导致产生的发码时钟存在误差，最终导致下行链路帧同步后沿脉冲不精准。
[0007] 目前降低残留误差的方法主要有三种：第一将系统时钟设置为发码时钟的整数 倍，采取这种方法使应答机在时钟设计方面很受限制，基本上无法实现；第二提高系统时 钟，采取这种方法会导致设计可靠性降低、功耗增加等问题;第三增加频率控制字累加器 DDS位数，采取这种方法会导致设计资源增多等问题，并且后两种方法只是将产生相同距离 跳变的时间延长，都没有从根本上解决问题。
【发明内容】
[0008] 为了克服目前应答机产生下行帧同步后沿脉冲的上述缺陷，本发明提供一种更简 单可靠的提高应答机测距精度的方法，以提高下行链路帧同步后沿脉冲的精准度。
[0009] 本发明解决其技术问题所采用的技术方案是:一种应答机测距精度的提高方法， 其特征在于包括如下步骤:在非相干模式下，应答机接收上行链路信号后经过解扩、解调、 帧同步处理提取上行链路的帧同步信息，之后利用下行链路的帧同步后沿脉冲对上行信号 进行采样，并将采样值重新组帧后利用下行链路发送到地面站，地面站通过计算发送帧同 步和接收帧同步之间的时间延时进行距离测量;在应答机硬件平台的FPGA芯片内编程实现 下述补偿功能，用应答机的系统钟做下行链路的调制时钟，使用32位频率控制字累加器DDS 产生发码时钟，用发码时钟产生下行链路帧同步后沿脉冲，在每一帧数据时间T内对产生发 码时钟舍弃的频率控制字的小数部分进行补偿，优化系统时钟引起的距离跳变r = c/(2* elk)，其中，c为光速，c = 3*108m/s，elk为FPGA的系统时钟，数量级为MHz，r为米级。
[0010] 本发明的有益效果是:本发明对应答机下行帧同步后沿脉冲的产生方法做了改进 和优化，在每一帧数据时间T内对产生发码时钟舍弃的频率控制字的小数部分进行补偿，降 低DDS的累加残留误差引起的时钟抖动。在每一帧数据时间T内对发码时钟舍弃的小数部分 进行补偿后系统的测距精度可以优化一个系统时钟引起的距离跳变r = c/(2*clk)，提高下 行链路帧同步后沿脉冲的精准度。
[0011] 本发明应用于弹上应答机硬件平台的FPGA内部，通过改进和优化弹上应答机下行 帧同步后沿脉冲的产生方法，提高测距精度，解决了现有技术DDS不断累加引起残留误差， 导致产生发码时钟误差和下行链路帧同步后沿脉冲不精准的问题。
[0012] 本发明提供了一种基于时钟的频率控制字补偿，提高下行链路的帧同步后沿脉冲 的精准度，最终提高应答机测距精度的方法。应用于应答机硬件平台的FPGA芯片，通过改进 和优化应答机下行帧同步后沿脉冲的产生，提高测距精度。应答机下行帧同步后沿脉冲在 FPGA内部采用32位累加器产生，该实现方法在不增加累加器位数、不提高FPGA系统时钟的 前提下，对频率控制字的小数部分在一帧数据时间内进行补偿，提高下行链路帧同步后沿 脉冲的精准度。
【附图说明】
[0013] 下面结合附图和实例对本发明进一步说明。
[0014] 图1是本发明的方法示意图。
【具体实施方式】
[0015] 参阅图1。根据本发明，在非相干模式，应答机接收上行链路信号后经过解扩、解 调、帧同步处理提取上行链路的帧同步信息，之后利用下行链路的帧同步后沿脉冲对上行 信号进行采样，并将采样值重新组帧后利用下行链路发送到地面站，地面站通过计算发送 帧同步和接收帧同步之间的时间延时进行距离测量;在应答机硬件平台的FPGA芯片内编程 实现下述补偿功能，用应答机的系统钟做下行链路的调制时钟，使用32位频率控制字累加 器DDS产生发码时钟，用发码时钟产生下行链路帧同步后沿脉冲，在每一帧数据时间T内对 产生发码时钟舍弃的频率控制字的小数部分进行补偿，优化一个系统时钟引起的距离跳变 r = c/(2*clk)，其中，c为光速，c = 3*108m/s，clk为FPGA的系统时钟，数量级为MHz，r为米 级。
[0016]在硬件平台上的FPGA内部生成应答机发码时钟，其实现方式为:选用系统钟做调 试时钟，使用32位频率控制字累加器DDS生成发码时钟，其中频率控制字根据公式(2)计算， 累加器的频率控制字一般包括整数和小数两部分，在FPGA内部进行频率控制字累加时只有 整数部分有效，小数部分被舍弃。其中频率控制字计算公式为：
[0018]根据公式（2)被舍弃的小数部分在一帧数据时间T内的累计误差为Fd<M#*T*clk， 在下行链路帧同步后沿脉冲Τη时刻对频率控制字进行补偿。补偿方法如下：
[0019]如果心通>0.5,频率控制字的整数部分和小数部分按照公式⑶计算
[0020] Fdds=F1 dds?-F 1 dds/Jfit
[0021] Fldd 纖=Fdds?+l
[0022] Fldds/Jfit=l-Fdds/Jfit (3)
[0023] 如果Fdds^iS 0.5，频率控制字的整数部分和小数部分保持不变，
[0024] Fdds=Fldds?+Fldds/Jfit
[0025] Fldds?=Fdds?
[0026] Fldds/Jfit=Fdds/Jfit (4)
[0027] 在应答机硬件平台的FPGA内部，取Fldds難送入32位频率控制字累加器DDS累加，在 下行链路帧同步后沿脉冲?η时刻对频率控制字进行补偿，补偿公式如公式(5)，其中T为图1 中的弹上应答机下行链路每一帧数据时间，
[0028] F2 = T*clk*Fldds，j救(5)
[0029]将公式(3)、（4)带入公式(5)中得到：
【主权项】
1. 一种应答机测距精度的提高方法，其特征在于包括如下步骤:在非相干模式下，应答 机接收上行链路信号后经过解扩、解调、帖同步处理提取上行链路的帖同步信息，之后利用 下行链路的帖同步后沿脉冲对上行信号进行采样，并将采样值重新组帖后利用下行链路发 送到地面站，地面站通过计算发送帖同步和接收帖同步之间的时间延时进行距离测量;在 应答机硬件平台的FPGA忍片内编程实现下述补偿功能，用应答机的系统钟做下行链路的调 制时钟，使用32位频率控制字累加器DDS产生发码时钟，用发码时钟产生下行链路帖同步后 沿脉冲，在每一帖数据时间T内对产生发码时钟舍弃的频率控制字的小数部分进行补偿，优 化系统钟引起的距离跳变r = c/(2*c化），其中，C为光速，c = 3*l〇V/s，c化为FPGA的系统时 钟，数量级为MHz, r为米级。2. 如权利要求1所述的应答机测距精度的提高方法，其特征在于:应答机在下行链路帖 同步后沿脉冲化时刻对频率控制字舍弃的小数部分进行补偿。3. 如权利要求1所述的应答机测距精度的提高方法，其特征在于:应答机的频率控制字 累加器取32位，由下述公式计算频率控制字：其中，Fdds为的产生发码的时钟频率控制字，Fdds難为频率控制字的整数部分，Fd<M敬为 频率控制字的小数部分。4. 如权利要求3所述的应答机测距精度的提高方法，其特征在于：当Fdds·?〉0.5，频率 控制字的整数部分和小数部分按照公式(3)计算 Fdds = F1 dds鹽irF 1 dds/j 敬 Fldds?t=Fdds?rfl Fldds/j敬=l-Fdds/j敬（3) 当Fdds/嫩含0.5，频率控制字的整数部分和小数部分保持不变， Fdds = F1 dds鹽ft+F 1 dds/j 敬 Fldds?t=Fdds?t Fldds/j 敬=Fdds/j 敬（4)5. 如权利要求1所述的应答机测距精度的提高方法，其特征在于:在应答机硬件平台的 FPGA内部，取Fldds徹送入32位频率控制字累加器DDS累加，在下行链路帖同步后沿脉冲化时 刻对频率控制字进行补偿，补偿公式如公式巧)和(6)，其中T为应答机下行链路每一帖数据 时间， F2 = T*c 化冲 IdcM 敬（5)脚。
【专利摘要】本发明提出一种应答机测距精度的提高方法，旨在提供一种简单可靠的提高下行链路帧同步后沿脉冲的精准度的方法。本发明通过下述技术方案予以实现：在非相干模式，应答机接收上行链路信号后经解扩、解调、帧同步处理提取上行链路的帧同步信息，用下行链路帧同步后沿脉冲对上行链路的帧同步信号进行采样，并将采样值重新组帧后利用下行链路发送到地面站，地面站通过计算发送帧同步和接收帧同步之间的时间延时进行距离测量。本发明提出的应答机测距精度的提高方法其特征在于：在应答机硬件平台的FPGA芯片内编程实现下述补偿功能，用应答机的系统钟做下行链路的调制时钟，使用32位频率控制字累加器DDS产生发码时钟，然后用发码时钟产生下行链路帧同步后沿脉冲。
【IPC分类】G01S11/02
【公开号】CN105548995
【申请号】CN201510885880
【发明人】李召飞, 陈霞
【申请人】中国电子科技集团公司第十研究所
【公开日】2016年5月4日
【申请日】2015年12月7日