一种闩锁检测电路及集成电路的制作方法
【专利摘要】本发明公开了一种闩锁检测电路及集成电路，包括：限流电阻、逻辑器件和测试端；其中，限流电阻的一端与待检测PNPN结构的一端连接，限流电阻的另一端与一逻辑电源的正极连接；其中，PNPN结构的另一端与逻辑电源的接地端连接；逻辑器件的第一端与逻辑电源的正极连接，逻辑器件的第二端与逻辑电源的接地端连接，逻辑器件的第三端与PNPN结构的一端连接；测试端与逻辑器件的第四端连接；其中，在PNPN结构正常工作时，测试端输出一低电平；在PNPN结构发生闩锁时，逻辑器件导通，测试端输出一高电平。本发明能够准确实时检测PNPN结构的闩锁现象，该电路结构简单，成本低，可靠性高，占用系统资源少，可降低集成电路设计布局难度，提高集成电路布局的灵活性。
【专利说明】
一种闩锁检测电路及集成电路
技术领域
[0001]本发明涉及集成电路设计领域，尤其涉及一种闩锁检测电路及集成电路。
【背景技术】
[0002]闩锁现象是指CMOS器件所固有的寄生双极晶体管被触发导通，在电源和地之间存在一个低阻通路，大电流，导致电路无法正常工作，甚至烧毁电路。
[0003]在集成电路设计上，包含双极晶体管的PNPN结构可能发生闩锁现象。在不正常状态下，该双极晶体管可能被触发，例如:集成电路的输入或输出脚，电源或地脚上的正或者负电压尖峰，瞬间高负荷电流，在PNPN结构中会产生不理想的电流路径，大量的电流通过而导致闩锁。
[0004]为了预防闩锁现象，现有技术中常采用以下方式，如:减少基板电阻以产生较低的电压降，或增加闩锁检测机构，通过反馈机制解除栓锁。然而在集成电路上增加预防闩锁的线路，会减小集成电路设计布局时的弹性和灵活性，此外还需要更大的芯片面积容纳增加的线路。
【发明内容】
[0005]为了解决上述技术问题，本发明提供了一种闩锁检测电路及集成电路，解决了现有技术中在集成电路中检测PNPN结构闩锁的检测电路复杂，影响集成电路的设计布局问题。
[0006]依据本发明的一个方面，提供了一种闩锁检测电路，包括:限流电阻、逻辑器件和测试端；其中，
[0007]限流电阻的一端与待检测PNPN结构的一端连接，限流电阻的另一端与一逻辑电源的正极连接；其中，PNPN结构的另一端与逻辑电源的接地端连接；
[0008]逻辑器件的第一端与逻辑电源的正极连接，逻辑器件的第二端与逻辑电源的接地端连接，逻辑器件的第三端与PNPN结构的一端连接；
[0009]测试端与逻辑器件的第四端连接；
[0010]其中，在PNPN结构正常工作时，测试端输出一低电平；
[0011]在PNPN结构发生闩锁时，逻辑器件导通，测试端输出一高电平。
[0012]依据本发明的另一个方面，还提供了一种集成电路，包括如上所述的闩锁检测电路；集成电路还包括:至少一 PNPN结构，和控制PNPN结构的处理器；限流电阻的一端与处理器的电压输出端连接，限流电阻的另一端与PNPN结构的一端连接；测试端与处理器的控制端连接；PNPN结构的另一端与处理器的接地端连接；
[0013]其中，当PNPN结构正常工作时，测试端向处理器的控制端输入一低电平，处理器不响应；
[0014]当PNPN结构发生闩锁时，测试端向处理器的控制端输入一高电平，处理器控制电压输出纟而上电初始化。
[0015]本发明的实施例的有益效果是:
[0016]当PNPN结构正常工作时，PNPN结构上流经的电流很小，因而限流电阻上的压差很小，逻辑器件处于截止状态，测试端输出一低电平；当PNPN结构发生闩锁时，PNPN结构上流经的电流很大，因而限流电阻上的压差很大，逻辑器件处于导通状态，测试端输出一高电平；采用该闩锁检测电路能够实时检测PNPN结构的闩锁现象，且该电路结构简单，成本低，可靠性高，占用系统资源少，可降低集成电路设计布局难度，提高集成电路布局的灵活性。
【附图说明】
[0017]图1表示本发明的闩锁检测电路的电路原理图；
[0018]图2表示本发明的集成电路的电路原理图。
[0019]其中图中-R1、限流电阻，D1、逻辑器件，Vc1、测试端，D2, PNPN结构，Vdd、逻辑电源的正极，Vss、逻辑电源的接地端，Dm、第一端，Dira、第二端，D1id3、第三端，Dm、第四端，R2、负载元件，Test、测试端。
【具体实施方式】
[0020]下面将参照附图更详细地描述本发明的示例性实施例。虽然附图中显示了本发明的示例性实施例，然而应当理解，可以以各种形式实现本发明而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本发明，并且能够将本发明的范围完整的传达给本领域的技术人员。
[0021]本发明的实施例提供了一种闩锁检测电路，主要利用闩锁时电流与正常工作时的电流的差异，产生不同的电压输出而检测出是否发生了闩锁。如图1所示，该闩锁检测电路具体包括:限流电阻R1、逻辑器件DJP测试端Vcit3其中，
[0022]限流电阻札的一端与待检测PNPN结构D 2的一端连接，限流电阻R i的另一端与一逻辑电源的正极Vdd连接；其中，PNPN结构02的另一端与逻辑电源的接地端Vss连接。该逻辑电源的作用是为该PNPN结构D2供电，为了保证当PNPN结构D 2发生闩锁现象时，整个电路不会被烧坏而设置了该限流电阻札。
[0023]逻辑器件第一端D 1M与逻辑电源的正极V DD连接，逻辑器件D 第二端D 1Q2与逻辑电源的接地端Vss连接，逻辑器件D 第三端D 1(]3与PNPN结构D 2的一端连接。该逻辑器件D1是整个闩锁检测电路的核心器件，第三端D 1(]3为逻辑器件D 4勺控制端，该点的电压可控制逻辑器件D1的选通，根据逻辑器件D i的输出来检测闩锁的发生。
[0024]测试端Vci与逻辑器件D撕第四端D 1Q4连接；这里，第四端D 1Q4为逻辑器件D i输出端。
[0025]下面，将结合各个器件的作用对该闩锁检测电路如何检测闩锁现象进行详细说明。当正常工作时，PNPN结构02的PNP和NPN都处于关闭状态，流过PNPN结构D 2的电流很小，限流电阻札与PNPN结构D 2串联，流经限流电阻R撕电流也会很小，因此限流电阻R !的分压很小，逻辑器件第一端D m和第三端D 1(:3的压差很小，所以该逻辑器件D i不会导通，逻辑器件D1的第四端D m输出一低电平，进而测试端V i俞出一低电平。
[0026]当PNPN结构02中的电阻因干扰而出现电压跳动时，PNPN结构D 2的PNP和NPN将形成正反馈，PNP管和NPN管会同时导通，并快速锁住各自状态而发生闩锁现象，这样PNPN结构02对外为一个低电阻状态，这时，流经PNPN结构D 2和限流电阻R:的电流很大，因此限流电阻R1的分压很大，逻辑器件D 第一端D 1M和第三端D 1(]3的压差很大，导致该逻辑器件D1导通，逻辑器件D 4勺第四端D m输出一高电平，进而测试端Vi俞出一高电平。
[0027]采用该闩锁检测电路能够实时检测PNPN结构的闩锁现象，且该电路结构简单，成本低，可靠性高，占用系统资源少，可降低集成电路设计布局难度，提高集成电路布局的灵活性。
[0028]为了防止因电流过大而烧毁电路，该闩锁检测电路还包括一负载元件R2,该负载元件R2连接在测试端V ^与逻辑电源的接地端V ss之间。当PNPN结构D 2发生闩锁而导致逻辑器件01导通时，由于逻辑器件D1的电阻很低，故产生较大电流，因此设置一负载元件1?2作为保护，防止该电路因电流过大而烧毁。
[0029]可选地，上述提及的逻辑器件D1为受电压或电流控制的开关器件，例如:PNP型三极管，逻辑器件第一端D 1Q1为该PNP型三极管的发射极的引出端，逻辑器件D i的第二端D102和第四端D 1Q4均为该PNP型三极管的集电极的引出端，逻辑器件D 4勺第三端D 1Q3为该PNP型三极管的基极。因此，
[0030]PNP型三极管的基极与PNPN结构D2连接；
[0031]PNP型三极管的发射极与逻辑电源的正极Vdd连接；
[0032]PNP型三极管的集电极与测试端V。连接。
[0033]其中，PNPN结构D2正常工作时，PNP型三极管不导通，测试端V。输出一低电平；PNPN结构D2发生闩锁时，PNP型三极管导通，测试端V。输出一高电平。
[0034]可选地，起到保护作用的负载元件R2具体可设计为一保护电阻。
[0035]上述主要介绍了闩锁检测电路的具体实现电路结构，该闩锁检测电路的结构简单，可在集成电路内部集成，亦可在集成电路应用时增加至PCB板的外围电路。下面将结合图2介绍集成有该闩锁检测电路的集成电路。
[0036]该集成电路包括:如上所述的闩锁检测电路，至少一 PNPN结构D2,以及控制PNPN结构D2的处理器。其中，闩锁检测电路的限流电阻R 4勺一端与处理器的电压输出端V ^连接，限流电阻R1的另一端与PNPN结构D 2的一端连接；测试端V ^与处理器的控制端Test连接；PNPN结构D2的另一端与处理器的接地端V ss连接；
[0037]其中，当PNPN结构D2正常工作时，PNPN结构D 2的PNP和NPN都处于关闭状态，流过PNPN结构02的电流很小，限流电阻R占PNPN结构D 2串联，流经限流电阻R ι的电流也会很小，因此限流电阻R1的分压很小，逻辑器件D撕第一端D 1M和第三端D 1(:3的压差很小，所以该逻辑器件D1F会导通，逻辑器件D撕第四端D m输出一低电平，进而测试端V ^输出一低电平，测试端V。向处理器的控制端Test输入一低电平。其中，处理器的控制端Test接收到的低电平中断信号，不作为处理器的触发条件，故而不响应。
[0038]当PNPN结构02中的电阻因干扰而出现电压跳动时，PNPN结构D 2的PNP和NPN将形成正反馈，PNP管和NPN管会同时导通，并快速锁住各自状态而发生闩锁现象，这样PNPN结构02对外为一个低电阻状态，这时，流经PNPN结构D 2和限流电阻R:的电流很大，因此限流电阻R1的分压很大，逻辑器件D 第一端D 1M和第三端D 1(]3的压差很大，导致该逻辑器件D1导通，逻辑器件第四端Dm输出一高电平，进而测试端Vi俞出一高电平，测试端Vci向处理器的控制端Test输入一高电平，处理器的控制端Test接收到的高电平中断信号，作为处理器的触发条件，可控制电压输出端Vdd上电初始化。其中，控制端Test的中断信号(高或低电平)如何控制电压输出端Vdd的具体实现可通过现有技术中成熟的各种编码程序实现，例如:单片机或PLC等。
[0039]以上的是本发明的优选实施方式，应当指出对于本技术领域的普通人员来说，在不脱离本发明的原理前提下还可以作出若干改进和润饰，这些改进和润饰也在本发明的保护范围内。
【主权项】
1.一种闩锁检测电路，其特征在于，包括:限流电阻、逻辑器件和测试端；其中， 所述限流电阻的一端与待检测PNPN结构的一端连接，所述限流电阻的另一端与一逻辑电源的正极连接；其中，所述PNPN结构的另一端与所述逻辑电源的接地端连接； 所述逻辑器件的第一端与所述逻辑电源的正极连接，所述逻辑器件的第二端与所述逻辑电源的接地端连接，所述逻辑器件的第三端与所述PNPN结构的一端连接； 所述测试端与所述逻辑器件的第四端连接； 其中，在所述PNPN结构正常工作时，所述测试端输出一低电平； 在所述PNPN结构发生闩锁时，所述逻辑器件导通，所述测试端输出一高电平。2.根据权利要求1所述的闩锁检测电路，其特征在于，还包括一负载元件，所述负载元件连接在所述测试端与所述逻辑电源的接地端之间。3.根据权利要求1所述的闩锁检测电路，其特征在于，所述逻辑器件为PNP型三极管， 所述PNP型三极管的基极与所述PNPN结构连接； 所述PNP型三极管的发射极与所述逻辑电源的正极连接； 所述PNP型三极管的集电极与所述测试端连接。4.根据权利要求3所述的闩锁检测电路，其特征在于，所述PNPN结构正常工作时，所述PNP型三极管不导通，所述测试端输出一低电平； 所述PNPN结构发生闩锁时，所述PNP型三极管导通，所述测试端输出一高电平。5.根据权利要求2所述的闩锁检测电路，其特征在于，所述负载元件为一电阻。6.一种集成电路，其特征在于，包括如权利要求书I?5任一项所述的闩锁检测电路；所述集成电路还包括:至少一 PNPN结构，和控制所述PNPN结构的处理器；所述限流电阻的一端与所述处理器的电压输出端连接，所述限流电阻的另一端与所述PNPN结构的一端连接；所述测试端与所述处理器的控制端连接；所述PNPN结构的另一端与所述处理器的接地端连接； 其中，当所述PNPN结构正常工作时，所述测试端向所述处理器的控制端输入一低电平，所述处理器不响应； 当所述PNPN结构发生闩锁时，所述测试端向所述处理器的控制端输入一高电平，所述处理器控制所述电压输出端上电初始化。
【文档编号】G01R31/28GK105823977SQ201510449782
【公开日】2016年8月3日
【申请日】2015年7月28日
【发明人】胡乡城
【申请人】维沃移动通信有限公司