一种激励脉冲产生电路和超声仪器的制造方法
【专利摘要】本申请提供了一种激励脉冲产生电路和超声仪器，电路包括：结构相同的第一半、第二半桥电路；与第一、第二半桥电路输出端相连的变压器，变压器原边绕组一端与第一半桥电路输出端相连、另一端与第二半桥电路输出端相连；第一半桥电路包括：串联的第一、第二开关管，第一开关管第一端连正电压源，第二开关管的第一端接第一开关管第二端、第二端接地，第二开关管第一端为半桥电路输出端；分别用于对第一开关管和第二开关管进行驱动的第一驱动电路和第二驱动电路；输出端与第一驱动电路的输入端相连的数字电平隔离电路；用于对数字电平隔离电路和第一驱动电路进行供电的自举电路。该电路只需一个电压源就可在变压器的副边得到正负极性的脉冲。
【专利说明】
-种激励脉冲产生电路和超声仪器
技术领域
[0001] 本发明设电子电路技术领域，具体设及一种用于高频超声的激励脉冲产生电路和 超声仪器。
【背景技术】
[0002] 参见图1，超声仪器的基本原理是:计算机101控制PFGA102生成一控制脉冲，所述 控制脉冲通过所述现场可编程口阵列(Fie 1 d-Programmab 1 e Gate Array，FPGA，W下简称 FPGA) 102的输出端传递至激励脉冲产生电路103,所述激励脉冲产生电路103依据所述控制 脉冲生成电压激励脉冲，并通过收发开关104将所述电压激励脉冲传递至向换能器105,所 述换能器105将所述电压激励脉冲103转换成脉冲声波并输出，所述脉冲声波在遇到介质突 变时（例如从血液到血管时)会发生反射和散射，所述换能器105在接收到所述反射声波和 散射声波后，将所述反射声波和散射声波转换成回波电压信号，并通过所述收发开关104上 传至采集器106,所述采集器106包括模拟前端和ADC采集器，所述采集器106对所述回波电 信号进行处理后，通过所述FPGA102上传至计算机，所述计算机101依据所述FPFA发送的回 波电信号进行成像显示。
[0003] 在上述脉冲激励的情况下，超声仪器的纵向分辨率(深度方向的分辨率)与激励脉 冲频率成正比，脉冲频率越高，纵向分辨率越好，因此，为了获得更高的纵向分辨率，在一些 对深度要求不太高的超声仪器中，倾向使用更高的激励频率，比如在血管内超声 (intravenous ulhasound, IVUS，W下简称IVUS)设备中，激励频率为20Mhz~60Mhz，甚至 更局。
[0004] 为了满足中屯、频率20Mhz~60Mhz换能器激励要求，激励脉冲至少需要满足下列Ξ 个方面要求：
[000引脉冲宽度:双极性脉冲10%脉冲宽度。日%-1日%需要覆盖100ns~14ns，W保证脉冲的 中屯、频率覆盖20Mhz~60Mhz;
[0006] 电压:脉冲电压越高，激励的声场越强，探测的距离越远，因此最高电压要求达到 ±90V；
[0007] 电流:脉冲的电压越高，脉宽越窄，需要的电流越大，因为换能器在电性能上主要 表现为一个电容，需要的激励电流可W由下式估算：
[000引其中时是换能器中的电容容量，约几十到几百pF，Δυ是电压变化幅度，即脉冲的 最高电压，ΔΤ电压变化的时间，即脉冲的上升时间或者下降时间，14ns的脉冲，上升时间和 下降时间应该达至Ij2~化S。若取Ct=10化F，Δυ = 90ν，ΔΤ =化S，估算出I = 3A，因此激励脉 冲源应能提供的瞬态电流应大于3A。
[0009]目前超声激励的一般方案如图2所示。运个方案既可W产生单极性激励脉冲，也可 W产生双极性脉冲。它主要由4个开关通道组成，每个通道包含一个增强型M0S阳T及其驱动 电路。M0SFET作为连接正负高压的开关，包含两个P沟道M0SFET Q1(217)、Q3(219)和两个N 沟道MOS阳Τ Q2(218)、Q4(220)。驱动器U1~U4(201~204)将FPGA输出的控制脉冲放大成适 合M0SFET的驱动脉冲，即在保持FPGA输出脉冲宽度的同时放大脉冲电压和电流。驱动器和 M0SFET之间的电阻、电容和二极管构成了该方案的驱动脉冲禪合电路，比如驱动器UU201) 至化1(217)的驱动脉冲禪合电路，包含C1(205)、R1(213)和01(209)，在正常情况下，〔?1是高 电平，驱动器UU201)输出电压VCC，VCCW及电压+HV通过电阻RU213)给电容CU205)充电， 最终使得QU217)的G极和D极的电压相等，从而Q1关闭，此时电容CU205)上的电压为(+HV- VCC)。当脉冲CP1的低电平到来时，电容CU205)左侧的电压从VCC下拉到地，由于电容C1上 的电压不能突变，因此CU205)上的电压仍旧为(+HV-VCC)，从而在QU217)的G极和D极之间 出现-VCC的电压，QU217)打开，只要电容CU205)和电阻RU213)的时间常数远大于CP1脉 冲宽度，贝化1(217)在CP1脉冲期间将一直保持导通，二极管01(209)是一个稳压二极管，将 Q1 (217)的G极和D极电压限制在一定范围内，避免Q1 (217)击穿损坏。
[0010]当QU217)导通时，+HV电压将通过Ql(217)jra到负载，产生激励脉冲的正极部分。 同理，Q4(220)导通时，-HV电压加到负载端，产生激励脉冲的负极部分;Q2(218)和Q3(219) 导通时，负载连接到地，可W分别泄放负载上的正电压和负电压。
[0011] 参见上述方案，其至少需要两个电压源，即用于产生+HV的正电压源和用于产生- HV的负电压源，可见，其使用的电压源数量较多，进而导致电路设计复杂。
【发明内容】
[0012] 有鉴于此，本发明实施例提供一种激励脉冲产生电路和超声仪器，W实现简化激 励脉冲产生电路的电路结构。
[0013] 为实现上述目的，本发明实施例提供如下技术方案：
[0014] -种激励脉冲产生电路，包括：
[0015] 结构相同的第一半桥电路和第二半桥电路；
[0016] 与所述第一半桥电路和第二半桥电路的输出端相连的变压器，所述变压器的原边 绕组的第一端与所述第一半桥电路的输出端相连，所述变压器原边绕组的第二端与所述第 二半桥电路的输出端相连，所述变压器的副边绕组作为所述激励脉冲产生电路的输出端；
[0017] 所述第一半桥电路包括：
[0018] 串联的第一开关管和第二开关管，所述第一开关管的第一端与正电压源相连，所 述第一开关管的第二端与所述第二开关管的第一端相连，所述第二开关管的第二端接地， 所述第一开关管和第二开关管的公共端作为所述第一半桥电路的输出端；
[0019] 输出端与所述第一开关管的控制端相连的第一驱动电路，用于将获取到的控制脉 冲放大成适合所述第一开关管的驱动脉冲；
[0020] 输出端与所述第二开关管的控制端相连的第二驱动电路，用于将获取到的控制脉 冲放大成适合所述第二开关管的驱动脉冲，所述第二驱动电路的输入端作为所述第一半桥 电路的第二输入端；
[0021] 输出端与所述第一驱动电路的输入端相连的数字电平隔离电路，所述数字电平隔 离电路的输入端作为所述第一半桥电路的第一输入端；
[0022] 用于对所述数字电平隔离电路和所述第一驱动电路进行供电的自举电路。
[0023] 优选的，上述激励脉冲产生电路中，所述第一开关管和/或第二开光管为氮化嫁场 效应晶体管或NMOS管。
[0024] 优选的，上述激励脉冲产生电路中，所述自举电路包括：
[0025] 阳极与供电电源相连的第一二极管；
[0026] -端与所述第一二极管的阴极相连，另一端与所述第一开关管和第二开关管的公 共端相连的第一电容；
[0027] 所述第一二极管与所述第一电容的公共端分别于所述数字电平隔离电路和所述 第一驱动电路的供电端相连。
[0028] 优选的，上述激励脉冲产生电路中，所述第一驱动电路和/或所述第二驱动电路包 括：
[0029] 第一运放器，所述第一运放器的输入端作为所述第一驱动电路的输入端；
[0030] 控制端与所述第一运放器的输出端相连的第一驱动开关管和第二驱动开关管；
[0031] 所述第一驱动开关管的第二端与所述第二驱动开关管的第一端相连；
[0032] 所述第一驱动开关管和所述第二驱动开关管的公共端作为所述第一驱动电路的 输出端；
[0033] 所述第一驱动开关管的第一端与所述自举电路相连，用于由所述自举电路获取电 信号，所述第二驱动开关管的第二端与所述第一开关管和第二开关管的公共端相连。
[0034] 优选的，上述激励脉冲产生电路中，所述数字电平隔离电路为光电禪合电路。
[0035] 优选的，上述激励脉冲产生电路中，所述数字电平隔离电路包括：
[0036] 第二运放器，所述第二运放器的输入端作为所述数字电平隔离电路的输入端；
[0037] 阳极与所述第二运放器的输出端相连，阴极接地的发光二极管；
[0038] 第Ξ运放器，所述第Ξ运放器的输出端作为所述数字电平隔离电路的输出端；
[0039] 与所述发光二极管禪合的受光二极管，所述受光二极管的阳极与所述第Ξ运放器 的输入端相连，阴极与所述第一开关管和第二开关管的公共端相连。
[0040] -种超声仪器，包括：
[0041] 计算机；
[0042] 与所述计算机相连的FPGA;
[0043] 与所述FPGA的控制脉冲输出端相连的激励脉冲产生电路，所述激励脉冲产生电路 为权利要求1-6任意一项公开的激励脉冲产生电路；
[0044] 输出端与所述FPGA的信号采集端相连的采集器；
[0045] 第一端与所述激励脉冲产生电路的输出端相连，第二端与所述采集器的输入端相 连的收发开关；
[0046] 与所述收发开关的第Ξ端相连的换能器。
[0047] 优选的，上述超声仪器中，所述激励脉冲产生电路中第一半桥电路的第一输入端 用于由所述FPGA的控制脉冲输出端获取第一脉冲控制信号，所述第一半桥电路的第二输入 端用于由所述FPGA的控制脉冲输出端获取第二脉冲控制信号，所述激励脉冲产生电路中第 二半桥电路的第一输入端用于由所述FPGA的控制脉冲输出端获取第Ξ脉冲控制信号，所述 第二半桥电路的第二输入端用于由所述FPGA的控制脉冲输出端获取第四脉冲控制信号;所 述第一控制脉冲信号与所述第二脉冲控制信号的电平方向相反，所述第Ξ控制脉冲信号与 所述第四脉冲控制信号的电平方向相反。
[0048] 基于上述技术方案，本发明实施例提供的激励脉冲产生电路，当所述第一半桥电 路的第一输入端输入到的信号为高电平、所述第一半桥驱动电路第二输入端输入的信号为 低电平、所述第二半桥电路的第一输入端输入到的信号为低电平、所述第二半桥驱动电路 第二输入端输入的信号为高电平时，所述第二开关管截止，第一开关管导通，所述第四开关 管(等同于第二开关管)导通，第Ξ开关管(等同于第一开关管)截止，所述正电压源+HV电压 通过第一开关管和第四开关管加载到所述变压器的原边绕组，使得变压器的副边绕组输出 激励脉冲的正极性部分。当所述第一半桥电路的第一输入端输入到的信号为低电平、所述 第一半桥驱动电路第二输入端输入的信号为高电平、所述第二半桥电路的第一输入端输入 到的信号为高电平、所述第二半桥驱动电路第二输入端输入的信号为低电平时，所述第四 开关管截止，所述第Ξ开关管导通，所述第二开关管导通，第一开关管截止，+HV电压通过所 述第Ξ开关管和第二开关管加到变压器的原边，使得变压器T1的副边输出激励脉冲的负极 性部分。因此只要使用一个电压源就可W在变压器的副边得到了正负极性的脉冲。
【附图说明】
[0049] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现 有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本 发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可W根据 提供的附图获得其他的附图。
[0050] 图1为现有技术中公开的超声仪的电路结构示意图；
[0051 ]图2为现有技术中公开的激励脉冲产生电路的结构示意图；
[0052] 图3为本申请实施例公开的一种激励脉冲产生电路的结构示意图。
【具体实施方式】
[0053] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完 整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于 本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他 实施例，都属于本发明保护的范围。
[0054] 针对于上述问题，本申请公开了一种激励脉冲产生电路和超声仪器，在本实施例 公开了激励脉冲产生电路和超声仪器只需要一个正电压源即可，参见图3,所述激励脉冲产 生电路包括：
[0055] 电路原理结构相同的第一半桥电路301和第二半桥电路302;
[0056] 与所述第一半桥电路301和第二半桥电路302的输出端相连的变压器317,所述变 压器TU317)的原边绕组的第一端与所述第一半桥电路301的输出端相连，所述变压器T1的 原边绕组的第二端与所述第二半桥电路302的输出端相连，所述变压器T1的副边绕组作为 所述激励脉冲产生电路的输出端；
[0化7] 所述第一半桥电路301包括：
[005引串联的第一开关管QU307)和第二开关管Q2(308)，所述第一开关管Q1的第一端与 正电压源+VH相连，所述第一开关管Q1的第二端与所述第二开关管Q2的第一端相连，所述第 二开关管Q2的第二端接地，所述第一开关管Q1和第二开关管Q2的公共端作为所述第一半桥 电路301的输出端；
[0059] 输出端与所述第一开关管Q1的控制端相连的第一驱动电路Ul(306)，用于将由输 入端获取到的控制脉冲放大成适合所述第一开关管Q1的驱动脉冲，并输出至所述第一开关 管Q1的控制端；
[0060] 输出端与所述第二开关管Q2的控制端相连的第二驱动电路U2(309)，用于将由输 入端获取到的控制脉冲放大成适合所述第二开关管Q2的驱动脉冲，所述第二驱动电路U2的 输入端作为所述第一半桥电路301的第二输入端；
[0061] 输出端与所述第一驱动电路U1的输入端相连的数字电平隔离电路U5(303)，所述 数字电平隔离电路U5的输入端作为所述第一半桥电路301的第一输入端，其中，所述数字电 平隔离电路U5可W采用成品的数字电平隔离忍片进行替换；
[0062] 用于对所述数字电平隔离电路U5和所述第一驱动电路U1进行供电的自举电路，所 述自举电路具体用于:在所述第一开关管Q1导通、第二开关管Q2关闭期间，给所述数字电平 隔离电路U5和所述第一驱动电路U1供电W保持所述第一开关管Q1的导通；
[0063] 参见图3,所述第二半桥电路301包括：
[0064] 串联的第Ξ开关管93(310)和第四开关管Q4(311)，所述第Ξ开关管Q3的第一端与 正电压源+VH相连，所述第Ξ开关管Q3的第二端与所述第四开关管Q4的第一端相连，所述第 四开关管Q4的第二端接地，所述第Ξ开关管Q3和第四开关管Q4的公共端作为所述第二半桥 电路302的输出端；
[0065] 输出端与所述第Ξ开关管Q3的控制端相连的第Ξ驱动电路U3(312)，用于将由输 入端获取到的控制脉冲放大成适合所述第Ξ开关管Q3的驱动脉冲，并输出至所述第Ξ开关 管Q3的控制端；
[0066] 输出端与所述第四开关管Q4的控制端相连的第四驱动电路U4(316)，用于将由输 入端获取到的控制脉冲放大成适合所述第四开关管Q4的驱动脉冲，所述第四驱动电路U4的 输入端作为所述第二半桥电路302的第二输入端；
[0067] 输出端与所述第Ξ驱动电路U3的输入端相连的数字电平隔离电路U6(315)，所述 数字电平隔离电路U6的输入端作为所述第二半桥电路302的第一输入端，其中，所述数字电 平隔离电路U6可W采用成品的数字电平隔离忍片进行替换；
[0068] 用于对所述数字电平隔离电路U6和所述第Ξ驱动电路U3进行供电的自举电路，所 述自举电路具体用于:在所述第=开关管Q3导通、第四开关管Q4关闭期间，给所述数字电平 隔离电路U6和所述第Ξ驱动电路U3供电W保持所述第Ξ开关管Q3的导通。
[0069] 在本申请上述实施例公开的激励脉冲产生电路中，正常情况下，受驱动信号的控 审IJ，所述第二开关管Q2和第四开关管Q4导通，所述变压器T1的原边绕组两端接地，所述变压 器T1的副边绕组无电压输出，所述自举电路给第一驱动电路U1、第Ξ驱动电路U3、第五驱动 电路U5和第六驱动电路U6供电。当所述第一半桥电路的第一输入端输入到的信号为高电 平、所述第一半桥驱动电路第二输入端输入的信号为低电平、所述第二半桥电路的第一输 入端输入到的信号为低电平、所述第二半桥驱动电路第二输入端输入的信号为高电平时， 所述第二开关管Q2截止，第一开关管Q1导通，所述第四开关管Q4导通，第Ξ开关管Q3截止， 所述正电压源+HV电压通过第一开关管Q1和第四开关管Q4加载到所述变压器T1的原边绕 组，使得变压器T1的副边绕组输出激励脉冲的正极性部分，此时，由所述自举电路对所述第 一驱动电路供电W保持所述第一开关管Q1导通。当所述第一半桥电路的第一输入端输入到 的信号为低电平、所述第一半桥驱动电路第二输入端输入的信号为高电平、所述第二半桥 电路的第一输入端输入到的信号为高电平、所述第二半桥驱动电路第二输入端输入的信号 为低电平时，所述第四开关管Q4截止，所述第Ξ开关管Q3导通，所述第二开关管Q2导通，第 一开关管Q1截止，+HV电压通过所述第Ξ开关管Q3和第二开关管Q2加到变压器T1的原边，使 得变压器T1的副边输出激励脉冲的负极性部分，此时，所述自举电路给所述第Ξ驱动电路 U3和第六驱动电路U6供电W保持所述第Ξ开关管Q3的导通。由于第一开关管Q1、第四开关 管Q4导通期间和第Ξ开关管Q3、第二开关管Q2导通期间加到变压器原边的电压极性相反， 因此只要使用一个+HV电压源就可W在变压器T1的副边得到了正负极性的脉冲。
[0070] 参见本申请上述实施例公开的技术方案，通过向所述激励脉冲产生电路输入合适 的控制脉冲，即可使其实现双极性输出，并且，由于该电路中只具有一个电压源，因此降低 了电路的复杂度，简化了电路结构。
[0071] 可W理解的是，在本申请上述实施例公开的上述激励脉冲产生电路中，所述第一 开关管Q1、第二开关管Q2、第Ξ开关管Q3和第四开关管Q4的具体类型可W根据用户需求自 行选取，例如其可W为N沟道M0SFET或者为氮化嫁场效应晶体管(GaN FET)，虽然所述氮化 嫁场效应晶体管在宏观上与N沟道M0SFET-致，但是在同样的允许电流的情况下，GaN FET 比普通的娃基M0SFET的输入电容小很多，输入电容越小，驱动开关管导通或截止越容易，同 时所述开关管的导通或截止的速度也就越快。因此，所述GaN FET的响应速度远快于所述N 沟道M0SFET的响应速度，因此，在本申请上述实施例公开的技术方案中，所述第一至第四开 关管优选为GaN FET，经研究发现，上述电路在具有数安培的电流驱动能力的情况下，电流 上升时间只有1~化S。
[0072] 可W理解的是，本申请上述实施例中的自举电路可W选取现有技术中常用的自举 电路，其具体类型可W依据用户需求自行设定，当然，为了降低电路的复杂度，参见图3,本 申请上述第一半桥电路301中的所述自举电路可W包括：
[0073] 阳极与供电电源VCC相连的第一二极管01(305)，所述第一二极管D1用于将所述第 一开关管Q1的第一端上浮动的电压与电源电压VCC隔离；
[0074] 一端与所述第一二极管D1的阴极相连，另一端与所述第一开关管Q1和第二开关管 Q2的公共端相连的第一电容CU304);
[0075] 所述第一二极管D1与所述第一电容C1的公共端分别与所述数字电平隔离电路U5 和所述第一驱动电路Q1的供电端相连。
[0076] 上述第二半桥电路302中的所述自举电路可W包括：
[0077] 阳极与供电电源VCC相连的第二二极管02(313)，所述第二二极管D2用于将所述第 Ξ开关管Q3的第一端上浮动的电压与电源电压VCC隔离；
[0078] -端与所述第二二极管D2的阴极相连，另一端与所述第Ξ开关管Q3和第四开关管 Q4的公共端相连的第二电容C2(314);
[0079] 所述第二二极管D1与所述第一电容Cl的公共端分别于所述数字电平隔离电路U6 和所述第Ξ驱动电路Q3的供电端相连。
[0080] 在本申请上述实施例公开的技术方案中，用户可W依据自身设计需求设计所述第 一至第四驱动电路，优选的，参见图3,在本申请上述实施例公开的电路中，所述第一至第四 驱动电路中的任意一个或多个驱动电路均可w包括：
[0081] 第一运放器，所述第一运放器的输入端作为驱动电路的输入端；
[0082] 控制端与所述第一运放器的输出端相连的第一驱动开关管和第二驱动开关管；
[0083] 所述第一驱动开关管的第二端与所述第二驱动开关管的第一端相连；
[0084] 所述第一驱动开关管和所述第二驱动开关管的公共端作为所述第一驱动电路的 输出端；
[0085] 所述第一驱动开关管的第一端与所述自举电路相连，用于由所述自举电路获取电 信号，所述第二驱动开关管的第二端与半桥电路的输出端相连。
[0086] 在选取所述数字电平隔离电路时，可直接采用光电禪合器作为所述数字电平隔离 电路，即所述数字电平隔离电路可W为光电禪合电路。
[0087] 可W理解的是，用户在设计电路时，可W依据自身需求设计所述数字电平隔离电 路的具体结构，例如，参见图3,本申请上述实施例中的所述数字电平隔离电路，可W包括：
[0088] 第二运放器，所述第二运放器的输入端作为所述数字电平隔离电路的输入端；
[0089] 阳极与所述第二运放器的输出端相连，阴极接地的发光二极管；
[0090] 第Ξ运放器，所述第Ξ运放器的输出端作为所述数字电平隔离电路的输出端；
[0091] 与所述发光二极管禪合的受光二极管，所述受光二极管的阳极与所述第Ξ运放器 的输入端相连，阴极与半桥电路的输出端相连。
[0092] 可W理解的是，对应于上述激励脉冲产生电路，本申请还公开了一种超声仪器，包 括：
[0093] 计算机 101;
[0094] 与所述计算机101相连的FPGA102;
[0095] 与所述FPGA102的控制脉冲输出端相连的激励脉冲产生电路103,所述激励脉冲产 生电路103为本申请上述任意一项实施例公开的激励脉冲产生电路；
[0096] 输出端与所述FPGA102的信号采集端相连的采集器106;
[0097] 第一端与所述激励脉冲产生电路103的输出端相连，第二端与所述采集器106的输 入端相连的收发开关104;
[0098] 与所述收发开关104的第Ξ端相连的换能器105。
[0099] 其中，为了保证所述激励脉冲产生电路103能够输出合适的激励信号，所述 FPGA102的输出信号的波形如图3所示，所述激励脉冲产生电路103中第一半桥电路301的第 一输入端用于由所述FPGA102的控制脉冲输出端获取第一脉冲控制信号cpl，所述第一半桥 电路301的第二输入端用于由所述FPGA102的控制脉冲输出端获取第二脉冲控制信号cp2， 所述激励脉冲产生电路中第二半桥电路302的第一输入端用于由所述FPGA102的控制脉冲 输出端获取第Ξ脉冲控制信号cp3,所述第二半桥电路302的第二输入端用于由所述 FPGA102的控制脉冲输出端获取第四脉冲控制信号cp4;所述第一控制脉冲信号cpl与所述 第二脉冲控制信号cp2的电平方向相反，所述第Ξ控制脉冲信号cp3与所述第四脉冲控制信 号cp4的电平方向相反，且当所述第一脉冲控制信号cpl的下降沿到来时，所述第Ξ脉冲控 制信号cp3的上升沿到来。
[0100] 在上述超声仪中，所述各个驱动电路通过对获取到的TTL控制电平信号进行电压 和电流放大，W驱动对应开关管的导通和关闭。所述数字电平隔离电路，用于隔离来自 FPGA102的数字电平(cpl或cp3)和输入到驱动电路(第一驱动电路或第Ξ驱动电路）的TTL 电平。
[0101] 本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他 实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的超声 仪器而言，由于其与实施例公开的电路相对应，所W描述的比较简单，相关之处参见电路部 分说明即可。
[0102] 对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。 对运些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的 一般原理可W在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明 将不会被限制于本文所示的运些实施例，而是要符合与本文所公开的原理和新颖特点相 一致的最宽的范围。
【主权项】
1. 一种激励脉冲产生电路，其特征在于，包括： 结构相同的第一半桥电路和第二半桥电路； 与所述第一半桥电路和第二半桥电路的输出端相连的变压器，所述变压器的原边绕组 的第一端与所述第一半桥电路的输出端相连，所述变压器原边绕组的第二端与所述第二半 桥电路的输出端相连，所述变压器的副边绕组作为所述激励脉冲产生电路的输出端； 所述第一半桥电路包括： 串联的第一开关管和第二开关管，所述第一开关管的第一端与正电压源相连，所述第 一开关管的第二端与所述第二开关管的第一端相连，所述第二开关管的第二端接地，所述 第一开关管和第二开关管的公共端作为所述第一半桥电路的输出端； 输出端与所述第一开关管的控制端相连的第一驱动电路，用于将获取到的控制脉冲放 大成适合所述第一开关管的驱动脉冲； 输出端与所述第二开关管的控制端相连的第二驱动电路，用于将获取到的控制脉冲放 大成适合所述第二开关管的驱动脉冲，所述第二驱动电路的输入端作为所述第一半桥电路 的第二输入端； 输出端与所述第一驱动电路的输入端相连的数字电平隔离电路，所述数字电平隔离电 路的输入端作为所述第一半桥电路的第一输入端； 用于对所述数字电平隔离电路和所述第一驱动电路进行供电的自举电路。2. 根据权利要求1所述的激励脉冲产生电路，其特征在于，所述第一开关管和/或第二 开光管为氮化镓场效应晶体管或NMOS管。3. 根据权利要求1所述的激励脉冲产生电路，其特征在于，所述自举电路包括： 阳极与供电电源相连的第一二极管； 一端与所述第一二极管的阴极相连，另一端与所述第一开关管和第二开关管的公共端 相连的第一电容； 所述第一二极管与所述第一电容的公共端分别于所述数字电平隔离电路和所述第一 驱动电路的供电端相连。4. 根据权利要求1所述的激励脉冲产生电路，其特征在于，所述第一驱动电路和/或所 述第二驱动电路包括： 第一运放器，所述第一运放器的输入端作为所述第一驱动电路的输入端； 控制端与所述第一运放器的输出端相连的第一驱动开关管和第二驱动开关管； 所述第一驱动开关管的第二端与所述第二驱动开关管的第一端相连； 所述第一驱动开关管和所述第二驱动开关管的公共端作为所述第一驱动电路的输出 端； 所述第一驱动开关管的第一端与所述自举电路相连，用于由所述自举电路获取电信 号，所述第二驱动开关管的第二端与所述第一开关管和第二开关管的公共端相连。5. 根据权利要求1所述的激励脉冲产生电路，其特征在于，所述数字电平隔离电路为光 电耦合电路。6. 根据权利要求1所述的激励脉冲产生电路，其特征在于，所述数字电平隔离电路包 括： 第二运放器，所述第二运放器的输入端作为所述数字电平隔离电路的输入端； 阳极与所述第二运放器的输出端相连，阴极接地的发光二极管； 第三运放器，所述第三运放器的输出端作为所述数字电平隔离电路的输出端； 与所述发光二极管耦合的受光二极管，所述受光二极管的阳极与所述第三运放器的输 入端相连，阴极与所述第一开关管和第二开关管的公共端相连。7. -种超声仪器，其特征在于，包括： 计算机； 与所述计算机相连的FPGA; 与所述FPGA的控制脉冲输出端相连的激励脉冲产生电路，所述激励脉冲产生电路为权 利要求1-6任意一项公开的激励脉冲产生电路； 输出端与所述FPGA的信号采集端相连的采集器； 第一端与所述激励脉冲产生电路的输出端相连，第二端与所述采集器的输入端相连的 收发开关； 与所述收发开关的第三端相连的换能器。8. 根据权利要求7所述的超声仪器，其特征在于，所述激励脉冲产生电路中第一半桥电 路的第一输入端用于由所述FPGA的控制脉冲输出端获取第一脉冲控制信号，所述第一半桥 电路的第二输入端用于由所述FPGA的控制脉冲输出端获取第二脉冲控制信号，所述激励脉 冲产生电路中第二半桥电路的第一输入端用于由所述FPGA的控制脉冲输出端获取第三脉 冲控制信号，所述第二半桥电路的第二输入端用于由所述FPGA的控制脉冲输出端获取第四 脉冲控制信号;所述第一控制脉冲信号与所述第二脉冲控制信号的电平方向相反，所述第 三控制脉冲信号与所述第四脉冲控制信号的电平方向相反。
【文档编号】G01S15/89GK105824023SQ201610095166
【公开日】2016年8月3日
【申请日】2016年2月19日
【发明人】黎英云, 李仕柏, 李明环
【申请人】深圳开立生物医疗科技股份有限公司