一种高速信号隔离装置的制造方法
【专利摘要】本发明公开了一种高速信号隔离测试装置，包括：芯片输出装置、集成负载、测试机。所述测试机，包括测试传输线和电压探头电阻；所述测试传输线指的是从所述芯片输出装置的输出端到所述电压探头电阻的一端之间的传输线；所述集成负载，包括负载电容、隔离/负载电阻；所述隔离/负载电阻，接于所述芯片输出装置的输出端与所述测试传输线之间；所述负载电容的一端接于所述芯片输出装置的输出端与所述隔离/负载电阻之间，使用本发明可有效解决由测试机导致的异常大电流现象，鼓包现象得到明显改善。
【专利说明】
一种高速信号隔离装置
技术领域
[0001] 本申请涉及电子技术领域，尤其涉及一种高速信号隔离装置。
【背景技术】
[0002] 随着集成电路高速发展，制造工艺不断进步，工艺的特征尺寸不断减小，数字、模 拟以及射频等电路模块可集成到同一块芯片中，性能也越来越强大，毫无疑问，这给测试工 作带来了更高的要求。
[0003] 为了检测集成电路各引脚的传输延时、漏电流等交流参数，现有的测试方案通常 采用9300030以35^丨6111-〇11-3-〇11。)测试系统，或者在惠普?(]工作站1^111^操作平台上运行 的专用软件来完成对集成电路的检测。
[0004] 传统的测试装置中，包括芯片输出端、集成负载、测试传输线和电压探头电阻。通 常，测试结构的集成负载为50pF负载电容，或者50pF负载电容加 500 负载电阻的总和，测 试传输线、电压探头电阻(传统测试方法通常为1MQ，可忽略)构成芯片测试时的额外负载。
[0005] 采用传统测试结构时，由于传输线的寄生电容及特征阻抗，芯片输出端会有近 l〇〇pF的额外负载，其瞬间特征阻抗为50 Q，导致芯片开启瞬间输出负载大大超过规范要求 范围，出现芯片供电不足问题。如采用目前通用的测试方法，测试用传输线长约lm，存在 10ns左右的传输时间，在此过程中，传输线表现为50 Q阻抗，即输出端在10ns左右的时间内 瞬间负载电阻为500 Q并联50 而非500 ，当多级触发器等电路多输出端口同时开启时， 瞬间供电电流可达1A甚至更大，会出现异常大电流现象，使输出端地电平瞬间不为0,出现 鼓包现象，严重时可能影响电路测试结果，出现由于测试问题导致的测试误判问题。
【发明内容】
[0006] 本发明提供了一种高速信号隔离装置，以解决多级触发器等电路多输出端口同时 开启时，由测试机导致的瞬间异常大电流现象致端口输出出现鼓包、影响电路测试结果的 问题。本发明提供的高速信号隔离测试装置能有效减小传输线对测试电路引入的额外负载 负面影响，使测试结果更加准确、有效。
[0007] 为解决上述技术问题，本发明提供了一种高速信号隔离装置，包括：芯片输出装 置、集成负载、测试机;所述测试机，包括测试传输线和电压探头电阻;所述测试传输线指的 是从所述芯片输出装置的输出端到所述电压探头电阻的一端之间的传输线；所述集成负 载，包括负载电容、隔离/负载电阻;所述隔离/负载电阻，接于所述芯片输出装置的输出端 与所述测试传输线之间；所述负载电容的一端接于所述芯片输出装置的输出端与所述隔 离/负载电阻之间。
[0008] 优选的，所述隔离/负载电阻的阻值=测试标准要求的负载电阻阻值-所述电压探 头电阻的阻值。
[0009] 优选的，所述电压探头电阻的阻值与所述测试传输线的特征阻抗的误差范围为 20 % ~+20 % 〇
[0010]优选的，所述测试传输线的特征阻抗为50欧姆±10欧姆。
[0011]优选的，所述芯片输出装置的接地端、所述负载电容的另一端、所述测试传输线的 接地端、所述电压探头电阻的另一端都接到地端。
[0012] 优选的，所述芯片输出装置包括芯片输出脉冲源、端口等效内阻；
[0013] 其中，所述芯片输出脉冲源连接所述芯片输出装置的接地端；
[0014]所述端口等效内阻连接所述芯片输出装置的输出端。
[0015]优选的，所述芯片输出装置具体为:M0S结构，或者三极管结构，或者CMOS结构、或 者TTL结构。
[0016] 优选的，在所述集成负载中，所述隔离/负载电阻和所述负载电容由两个继电器控 制；
[0017] 其中，第一继电器的一端与所述芯片输出装置的输出端连接，所述第一继电器的 另一端与所述负载电容和所述隔离/负载电阻的共同连接点连接；
[0018] 所述第二继电器的一端与所述芯片输出装置的输出端连接，所述第二继电器的另 一端与所述测试传输线连接;所述负载电容的另一端与地连接，所述隔离/负载电阻的另一 端与所述第二继电器和所述测试传输线的共同连接点连接。
[0019] 优选的，所述第一继电器、所述第二继电器由微机电系统MEMS工艺集成制作;或者 [0020]所述第一继电器、所述第二继电器、所述隔离/负载电阻由所述MEMS工艺集成制作 在一起;或者
[0021] 所述第一继电器、所述第二继电器、所述负载电容由所述MEMS工艺集成制作在一 起;或者
[0022] 所述第一继电器、所述第二继电器、所述隔离/负载电阻、所述负载电容由所述 MEMS工艺集成制作在一起。
[0023] 优选的，在所述集成负载中，所述隔离/负载电阻和负载电容由三个继电器控制； [0024]其中，第三继电器的一端与所述芯片输出装置的输出端连接，所述第三继电器的 另一端与所述负载电容和所述隔离/负载电阻的共同连接点连接；
[0025] 第四继电器的一端与所述芯片输出装置的输出端连接，所述第四继电器的另一端 与所述测试传输线连接；
[0026] 第五继电器的一端与所述隔离/负载电阻的另一端连接，所述第五继电器的另一 端与所述第二继电器和所述测试传输线的公共连接点连接；
[0027]所述负载电容的另一端接地。
[0028] 优选的，所述第三继电器、所述第四继电器、所述第五继电器由MEMS工艺集成制 作;或者
[0029] 所述第三继电器、所述第四继电器、所述第五继电器、所述隔离/负载电阻由所述 MEMS工艺集成制作在一起;或者
[0030] 所述第三继电器、所述第四继电器、所述第五继电器、所述负载电容由所述MEMS工 艺集成制作在一起;或者
[0031] 所述第三继电器、所述第四继电器、所述第五继电器、所述隔离/负载电阻、所述负 载电容由所述MEMS工艺集成制作在一起。
[0032] 优选的，在所述集成负载中，所述隔离/负载电阻和第六继电器并联，所述第六继 电器的一端与所述隔离/负载电阻的一端连接，所述第六继电器的另一端与所述隔离/负载 电阻的另一端连接。
[0033] 优选的，所述第六继电器、所述隔离/负载电阻由MEMS工艺集成制作在一起;或者
[0034] 所述第六继电器、所述负载电容由所述MEMS工艺集成制作在一起;或者
[0035] 所述第六继电器、所述隔离/负载电阻、所述负载电容由所述MEMS工艺集成制作在 一起。
[0036] 优选的，所述测试传输线包括:测试电路板走线和连接用传输线缆。
[0037] 通过本发明的一个或者多个技术方案，本发明具有以下有益效果或者优点：
[0038] 在本发明中，公开了一种高速信号隔离测试装置，包括:芯片输出装置、集成负载、 测试机。所述测试机，包括测试传输线和电压探头电阻;所述测试传输线指的是从所述芯片 输出装置的输出端到所述电压探头电阻的一端之间的传输线;所述集成负载，包括负载电 容、隔离/负载电阻;所述隔离/负载电阻，接于所述芯片输出装置的输出端与所述测试传输 线之间;所述负载电容的一端接于所述芯片输出装置的输出端与所述隔离/负载电阻之间。 在测试机与端口等效内阻之间添加一个隔离/负载电阻，采用电阻隔离的方式，用较大电阻 隔离掉传输线在被测芯片开启的瞬间引入的负载电容(特征阻抗通常为50 〇)问题，降低芯 片输出装置额外输出电流，大幅改善芯片瞬间多端口同时开启负载输出电流过大导致的鼓 包现象。
[0039]进一步的，集成负载包含500 Q负载电阻时，负载电阻RA从DC(直流）到射频都是 500 Q负载，使传输线充电电压与测试机50 Q终端匹配电阻上的压降一致，消除了电压脉冲 在传输线内的反射问题，有效解决了传输线对传输特性测试的时间影响问题。
[0040] 进一步的，本发明使用了 100 Q~25kQ隔离/负载电阻，拉低了传输线充电电压， 有效减少了测试线对波形参数测试的影响，达到缓解多输出端口同时开启时导致的瞬间异 常大电流现象效果。
【附图说明】
[0041] 图1为本发明实施例提供的一种高速信号隔离测试装置的电路示意图；
[0042] 图2为目前通用的测试技术；
[0043]图3为本发明涉及的隔离测试装置的测试方式和目前通用测试方式在不同传输线 长度时的I_t曲线；
[0044] 图4为本发明涉及的隔离测试装置的测试方式和目前通用测试方式在不同隔离/ 负载电阻时的v-t曲线；
[0045] 图5为芯片输出装置示意图；
[0046] 图6为高速信号隔离测试装置的隔离/负载电阻切换方案一；
[0047] 图7为高速信号隔离测试装置的隔离/负载电阻切换方案二；
[0048] 图8为高速信号隔离测试装置的隔离/负载电阻切换方案三。
[0049] 附图标记说明：芯片输出脉冲源101，端口等效内阻102,负载电容103,隔离/负载 电阻104,测试传输线105,电压探头电阻106,测试机107,负载电阻RA108,负载电容103和隔 离/负载电阻104的共同连接点109,芯片输出装置的输出端110,第二继电器22和测试传输 线105的共同连接点lll，50pF负载电容112,500〇负载电阻113，测试负载1^114，第一继电 器23,第二继电器22,第三继电器25,第四继电器24,第五继电器26,第六继电器21。
【具体实施方式】
[0050] 为了使本申请所属技术领域中的技术人员更清楚地理解本申请，下面结合附图， 通过具体实施例对本申请技术方案作详细描述。
[0051] 在本发明实施例中，公开了一种高速信号隔离测试装置。
[0052] 图1是本发明公开的隔离测试装置的电路示意图，为了便于说明和解释本发明，将 结合图3至图4对图1形成的高速信号隔离测试装置进行具体描述。
[0053] 请参看图1，本发明中的装置主要包括:芯片输出装置、集成负载、测试机107。
[0054] 芯片输出装置包括芯片输出脉冲源101、端口等效内阻102。其中，芯片输出脉冲源 1 〇 1连接芯片输出装置的接地端;端口等效内阻1 〇 2连接芯片输出装置的输出端110。而芯片 输出装置的接地端接地。优选的，芯片输出装置是一种M0S(绝缘栅型场效应管)结构，或者 三极管结构，或者CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半 导体)结构、或者1'1'1^(1'瓜]1818七61-1^311818七61-1^^；[0，晶体管-晶体管逻辑电路)结构。0\103 由绝缘场效应晶体管组成。而TTL由采用双极型工艺制造。
[0055] 测试机107，包括测试传输线105和电压探头电阻106。
[0056] 测试传输线105指的是从芯片输出装置的输出端110到电压探头电阻106的一端之 间的传输线。测试传输线105通常包括测试电路板走线和连接用传输线缆。测试传输线105 的特征阻抗为50欧姆±10欧姆。电压探头电阻106为测试机107的电压探头电阻106,其阻值 与测试传输线105的特征阻抗匹配；电压探头电阻106的阻值与测试传输线105的特征阻抗 匹配，是指两者误差小于±20%，即：电压探头电阻106的阻值与测试传输线105的特征阻抗 的误差在-20 %~+20 %之间。
[0057] 集成负载，包括负载电容103、隔离/负载电阻104。
[0058] 隔离/负载电阻104,接于芯片输出装置的输出端110与测试传输线105之间；负载 电容103的一端接于芯片输出装置的输出端110与隔离/负载电阻104之间。负载电容103的 另一端接地。
[0059]负载电容103的电容值需满足芯片测试标准要求的电容值，具体为50pF。
[0060]关于隔离/负载电阻104的阻值具有如下规定：
[0061]隔离/负载电阻104的阻值=测试标准要求的负载电阻阻值-电压探头电阻106的 阻值。进一步的，隔离/负载电阻104的阻值大小在100 Q到25k Q之间。
[0062]为了便于对本发明进行说明，本发明将隔离/负载电阻104、测试传输线105、电压 探头电阻106构成芯片测试时的负载电阻(标识为负载电阻RA108)。
[0063] 进一步的，负载电阻RA108在射频(RF)和直流(DC)范围内的负载电阻阻值都满足 测试标准要求的负载电阻阻值，具体为500 Q。
[0064] 进一步的，芯片输出装置的接地端、负载电容103的另一端、测试传输线105的接地 端、电压探头电阻106的另一端都接到地端。本发明所指的地端，为实地或者虚地。
[0065] 请继续参看图1，本发明例提供的一种高速信号隔离测试装置，为了验证高速信号 隔离测试方法测试完美性，采用ADS软件进行仿真，由芯片输出脉冲源101和端口等效内阻 102模拟输出PAD，本次仿真采用6ns上升沿5V脉冲；由负载电容103模拟输出负载;测试传输 线105模拟测试机107大板及线缆;探头位置为图1中测试传输线105与电压探头电阻106之 间。其中，测试传输线105长度为0.005m的为理想测试系统，0.5m的为目前常用的测试系统， 隔离结构为本次拟采用测试方法。
[0066] 此外，测试机107采用50 Q匹配电阻，测试传输线105为50 Q特征阻抗，隔离/负载 电阻104为100 Q~25k Q，其连接方式如图1所示，在测试机107与端口等效内阻102之间添 加一个隔离/负载电阻104,这样负载电阻增大，可以隔离传输线带入的额外负载影响，瞬间 额外大电流效应消失，有效解决测试电路鼓包问题。
[0067]以下通过具体的仿真数据进行进一步讨论:图2为目前通用的测试技术，传统的测 试装置中，包括芯片输出装置的输出端110、集成负载、测试传输线105和电压探头电阻106。 通常，测试结构的集成负载为50pF负载电容112,或者50pF负载电容112与500 Q负载电阻 113的总和，测试传输线105(长度范围是0.2米-2米）、电压探头电阻106(传统测试方法通常 为1M Q，可忽略)构成芯片测试时的额外负载。500 Q负载电阻113、测试传输线105、电压探 头电阻106可构成测试负载RB114。
[0068]该现有测试技术之所以会出现瞬间大电流现象，主要是由于现有技术的50pF电容 负载+1MQ测试系统，其传输线存在10ns(约lm时）的传输时间，在此过程中，传输线表现为 50 Q阻抗，即输出端在10ns左右的时间内瞬间额外并联一50 Q负载，多输出端口同时开启， 造成由测试机导致的异常大电流现象，瞬间供电电流可达1A甚至更大，产生电源塌陷/地抬 升问题，使输出端低电平瞬间不为〇，从而出现了鼓包现象，从图3中可以看出传输线越长对 输出电流的影响越大，并且影响时间越长，瞬间电流最大影响可达近1倍。而本发明提供的 高速信号隔离测试装置，传输线的额外负载影响被隔离/负载电阻104进行了隔离，在使用 测试用传输线时，也不产生瞬间额外大电流效应。
[0069] 通过对比目前通用的测试装置与本发明的高速信号隔离测试装置，从图4中可以 看出，50 Q端口输出电阻时，除无隔离50欧姆测试和长线1MQ测试外，其他四条线基本重 合，影响较小。从表1可以看出，在本测试中，300欧姆探测时，电压可达625.OmV，lk隔离电 阻影响已经很弱，负载充电电压为227.3mV，差别几乎可忽略。无隔离时，即使50 Q的负载， 分段问题仍然很严重，而且分段点接近80%(4V)，出现该分段是由于传输线的反射问题，可 见隔离电阻可有效起到隔离效果。
[0070] 在图4中：
[0071] 标号①代表lM_50_50pF_0.005m标准（即：电压探头电阻106为1M，端口等效内阻 102为50，负载电容103为50pF，测试传输线105为0.005m)。
[0072] 标号②代表lM_50_50pF_0.5m(即：电压探头电阻106为1M，端口等效内阻102为50， 负载电容103为50pF，测试传输线105为0.5m)。
[0073] 标号③代表lM_50_50pF_0.5m(即：电压探头电阻106为1M，端口等效内阻102为50， 负载电容103为50pF，测试传输线105为0.5m)。
[0074] 标号④代表50_50_50pF_0.5m_300 (即：电压探头电阻106为50，端口等效内阻102 为50,负载电容103为50pF，测试传输线105为0.5m，隔离/负载电阻104为300)。
[0075] 标号⑤代表50_50_50pF_0.5m_lk( 即：电压探头电阻106为50，端口等效内阻102为 50,负载电容103为50pF，测试传输线105为0.5m，隔离/负载电阻104为lk)。
[0076] 标号⑥代表50_50_50pF_0.5m_10k(即：电压探头电阻106为50,端口等效内阻102 为50,负载电容103为50pF，测试传输线105为0.5m，隔离/负载电阻104为10k)。
[0077] 其中标号①、标号④、标号⑤和标号⑥的线条基本重合在一起。
[0078] 表1为本发明涉及的高速信号隔离测试装置和传统通用测试装置在不同输出端口 等效内阻102时的稳定电压、传输延时和上升沿影响参数对比。
[0079] 表 1
[0081] 需要说明的是，采用高速信号隔离测试电路，不能用于测试静态参数，也不能用于 测试10端(芯片输出装置的输出端110)的IN(输入)功能，参考图5为芯片输出装置示意图理 解10端，芯片输出装置包括IN(输入端）、0UT(输出端）、GND(接地端）、VCC(供电电压）。因为 当用于IN端时会引入大于25ns的输入RC时间（反应电容充电时间过程的常数，在电阻、电容 的电路中，它是电阻和电容的乘积），考虑到测试效率及实际测试影响有限，除瞬间（小于 l〇ns)同时开启或瞬间近似同时开启电路外，其它电路测试仍然沿用传统测试方式。
[0082] 为了克服本发明的测试局限性，根据本发明中存在的缺陷，本发明还提出了几种 改进方案：
[0083]如图6所示为高速信号隔离测试装置的隔离/负载电阻104切换方案一。
[0084] 在集成负载中，负载电容103、隔离/负载电阻104、第六继电器21集成在一起形成 集成负载。
[0085] 隔离/负载电阻104和第六继电器21并联。即：在图6中，第六继电器21的一端与隔 离/负载电阻104的一端连接，第六继电器21的另一端与隔离/负载电阻104的另一端连接。 第六继电器21由外部电路控制关闭或者打开；
[0086]当该负载电阻RA108作OUT(输出）端时，第六继电器21打开；当该集成负载作IN(输 入)端时，第六继电器21关闭。使用该改进方案的优点是：能很简便地解决图1中负载电阻 RA108不能做IN端的问题。但是会引入2.5ns的延时时间。
[0087]进一步的，所述第六继电器21、所述隔离/负载电阻104由MEMS(微机电系统， Microelectromechanical Systems)工艺集成制作在一起;或者
[0088]所述第六继电器21、所述负载电容103由所述MEMS工艺集成制作在一起;或者
[0089] 所述第六继电器21、所述隔离/负载电阻104、所述负载电容103由所述MEMS工艺集 成制作在一起。
[0090] 如图7所示为高速信号隔离测试装置的隔离/负载电阻104切换方案二。在集成负 载中，隔离/负载电阻104和负载电容103由两个继电器控制。负载电容103、隔离/负载电阻 104、第一继电器23、第二继电器22集成在一起形成集成负载。
[0091] 在图7中，隔离/负载电阻104与第一继电器23串联，再并联第二继电器22。
[0092]具体来说，其连接情况如下：
[0093] 第一继电器23的一端与芯片输出装置的输出端110连接，第一继电器23的另一端 与负载电容103和隔离/负载电阻104的共同连接点109连接；
[0094] 第二继电器22的一端与芯片输出装置的输出端110连接，第二继电器22的另一端 与测试传输线105连接；负载电容103的另一端与地连接，隔离/负载电阻104的另一端与第 二继电器22和测试传输线105的共同连接点111连接。
[0095]当该集成负载作OUT端时，第二继电器22打开，第一继电器23闭合；当该集成负载 作IN端时，第一继电器23打开，第二继电器22闭合。使用该改进方案的优点是:解决图1不能 做IN端的问题，解决图6引入2.5ns延时问题。但是其存在电阻104和电容103的RC充电问题， 虽然影响很小。
[0096] 进一步的，所述第一继电器23、所述第二继电器22由微机电系统MEMS工艺集成制 作;或者
[0097] 所述第一继电器23、所述第二继电器22、所述隔离/负载电阻104由所述MEMS工艺 集成制作在一起;或者
[0098] 所述第一继电器23、所述第二继电器22、所述负载电容103由所述MEMS工艺集成制 作在一起;或者
[0099] 所述第一继电器23、所述第二继电器22、所述隔离/负载电阻104、所述负载电容 103由所述MEMS工艺集成制作在一起。
[0100]如图8所示为高速信号隔离测试装置的隔离/负载电阻104切换方案三。在集成负 载中，隔离/负载电阻104和负载电容103由三个继电器控制。负载电容103、隔离/负载电阻 104、第三继电器25、第四继电器24、第五继电器26集成在一起形成集成负载。
[0101] 在图8中，隔离/负载电阻104两侧各与第三继电器25和第四继电器24串联，再与第 五继电器26并联。
[0102]具体来说:第三继电器25的一端与芯片输出装置的输出端110连接，第三继电器25 的另一端与所述负载电容103和隔离/负载电阻104的共同连接点109连接；
[0103] 第四继电器24的一端与芯片输出装置的输出端110连接，第四继电器24的另一端 与测试传输线105连接；
[0104] 第五继电器26的一端与所述隔离/负载电阻104的另一端连接，第五继电器26的另 一端与第二继电器22和测试传输线105的公共连接点111连接；
[0105]负载电容103的另一端接地。
[0106]当该集成负载作OUT端时，第四继电器24打开，第三继电器25、第五继电器26闭合； 当该集成负载作IN端时，第四继电器24闭合，第三继电器25、第五继电器26打开。使用该改 进方案既可以做IN端，又不会引入2.5ns延时，还能解决图7中存在RC充电的问题。
[0107] 进一步的，所述第三继电器25、所述第四继电器24、所述第五继电器26由MEMS工艺 集成制作;或者
[0108] 所述第三继电器25、所述第四继电器24、所述第五继电器26、所述隔离/负载电阻 104由所述MEMS工艺集成制作在一起;或者
[0109] 所述第三继电器25、所述第四继电器24、所述第五继电器26、所述负载电容103由 所述MEMS工艺集成制作在一起;或者
[0110] 所述第三继电器25、所述第四继电器24、所述第五继电器26、所述隔离/负载电阻 104、所述负载电容103由所述MEMS工艺集成制作在一起。
[0111] 综上所述，各继电器组件(包括上面的六个继电器)与隔离/负载电阻104和负载电 容103集成在一起形成集成负载，选择微机电系统（英语：Microelectromechanical Systems，缩写为MEMS)制作，是因为MEMS有如下优点：
[0112] 1、可提高信噪比。在同一个芯片上进行信号传输前可放大信号以提高信号水平， 减小干扰和传输的噪声，特别是同一芯片上进行A/D(模/数)转换时，更能改善信噪比。 [0113] 2、输出信号的调节功能。集成在芯片上的电路可以在信号传输前预先完成A/D转 换、阻抗匹配、输出信号格式化以及信号平均等信号调节和处理工作。
[0114] 3、MEMS传感器体积微小，重量极轻，其附贴片钽电容加质量等因素对被测系统的 影响可以忽略不计，可提高测量精度。
[0115] 4、MEMS能够实现实时校准并且不依赖与外部校准设备的片内自校准功能。
[0116] 通过本发明的一个或者多个实施例，本发明具有以下有益效果或者优点：
[0117] 在本发明中，公开了一种高速信号隔离测试装置，包括:芯片输出装置、集成负载、 测试机。所述测试机，包括测试传输线和电压探头电阻;所述测试传输线指的是从所述芯片 输出装置的输出端到所述电压探头电阻的一端之间的传输线;所述集成负载，包括负载电 容、隔离/负载电阻;所述隔离/负载电阻，接于所述芯片输出装置的输出端与所述测试传输 线之间;所述负载电容的一端接于所述芯片输出装置的输出端与所述隔离/负载电阻之间。 在测试机与端口等效内阻之间添加一个隔离/负载电阻，这样负载电阻增大，可以隔离/大 幅降低传输线的额外负载影响，鼓包现象得到明显改善。
[0118] 进一步的，对于50pF加500 Q负载电阻测试需求，采用本发明所述方法，可以实现 负载电阻RA从DC到射频都是500 Q负载，同时由于测试机电压探头电阻与传输线匹配，不存 在传输线内电压脉冲反射问题，传输线完全表现为50 Q特征阻抗，消除了隔离/负载电阻与 传输线寄生电容可能引入的RC时间影响问题。
[0119] 进一步的，对于50pF负载电容情况，本发明使用了 100Q~25kQ隔离/负载电阻， 隔离/大幅降低传输线的额外负载影响，缓解多输出端口同时开启时导致的瞬间异常大电 流现象。
[0120]尽管已描述了本申请的优选实施例，但本领域内的普通技术人员一旦得知了基本 创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包 括优选实施例以及落入本申请范围的所有变更和修改。
[0121]显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精 神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围 之内，则本申请也意图包含这些改动和变型在内。
【主权项】
1. 一种高速信号隔离装置，其特征在于，包括:芯片输出装置、集成负载、测试机； 所述测试机，包括测试传输线和电压探头电阻；所述测试传输线指的是从所述芯片输 出装置的输出端到所述电压探头电阻的一端之间的传输线； 所述集成负载，包括负载电容、隔离/负载电阻；所述隔离/负载电阻，接于所述芯片输 出装置的输出端与所述测试传输线之间;所述负载电容的一端接于所述芯片输出装置的输 出端与所述隔离/负载电阻之间。2. 根据权利要求1所述的一种高速信号隔离装置，其特征在于，所述隔离/负载电阻的 阻值=测试标准要求的负载电阻阻值-所述电压探头电阻的阻值。3. 根据权利要求1所述的一种高速信号隔离装置，其特征在于，所述电压探头电阻的阻 值与所述测试传输线的特征阻抗的误差范围为:-20%~+20%。4. 根据权利要求1所述的一种高速信号隔离装置，其特征在于，所述测试传输线的特征 阻抗为50欧姆±10欧姆。5. 根据权利要求1所述的一种高速信号隔离装置，其特征在于，所述芯片输出装置的接 地端、所述负载电容的另一端、所述测试传输线的接地端、所述电压探头电阻的另一端都接 到地端。6. 根据权利要求5所述的一种高速信号隔离装置，其特征在于，所述芯片输出装置包括 芯片输出脉冲源、端口等效内阻； 其中，所述芯片输出脉冲源连接所述芯片输出装置的接地端； 所述端口等效内阻连接所述芯片输出装置的输出端。7. 根据权利要求1~6所述的一种高速信号隔离装置，所述芯片输出装置具体为:MOS结 构，或者三极管结构，或者CMOS结构、或者TTL结构。8. 根据权利要求1~6任一权项所述的一种高速信号隔离装置，其特征在于，在所述集 成负载中，所述隔离/负载电阻和所述负载电容由两个继电器控制； 其中，第一继电器的一端与所述芯片输出装置的输出端连接，所述第一继电器的另一 端与所述负载电容和所述隔离/负载电阻的共同连接点连接； 所述第二继电器的一端与所述芯片输出装置的输出端连接，所述第二继电器的另一端 与所述测试传输线连接;所述负载电容的另一端与地连接，所述隔离/负载电阻的另一端与 所述第二继电器和所述测试传输线的共同连接点连接。9. 根据权利要求8所述的一种高速信号隔离装置，其特征在于， 所述第一继电器、所述第二继电器由微机电系统MEMS工艺集成制作;或者 所述第一继电器、所述第二继电器、所述隔离/负载电阻由所述MEMS工艺集成制作在一 起;或者 所述第一继电器、所述第二继电器、所述负载电容由所述MEMS工艺集成制作在一起;或 者 所述第一继电器、所述第二继电器、所述隔离/负载电阻、所述负载电容由所述MEMS工 艺集成制作在一起。10. 根据权利要求1~6任一权项所述的一种高速信号隔离装置，其特征在于，在所述集 成负载中，所述隔离/负载电阻和负载电容由三个继电器控制； 其中，第三继电器的一端与所述芯片输出装置的输出端连接，所述第三继电器的另一 端与所述负载电容和所述隔离/负载电阻的共同连接点连接； 第四继电器的一端与所述芯片输出装置的输出端连接，所述第四继电器的另一端与所 述测试传输线连接； 第五继电器的一端与所述隔离/负载电阻的另一端连接，所述第五继电器的另一端与 所述第二继电器和所述测试传输线的公共连接点连接； 所述负载电容的另一端接地。11. 根据权利要求10所述的一种高速信号隔离装置，其特征在于， 所述第三继电器、所述第四继电器、所述第五继电器由MEMS工艺集成制作;或者 所述第三继电器、所述第四继电器、所述第五继电器、所述隔离/负载电阻由所述MEMS 工艺集成制作在一起;或者 所述第三继电器、所述第四继电器、所述第五继电器、所述负载电容由所述MEMS工艺集 成制作在一起;或者 所述第三继电器、所述第四继电器、所述第五继电器、所述隔离/负载电阻、所述负载电 容由所述MEMS工艺集成制作在一起。12. 根据权利要求1~6任一权项所述的一种高速信号隔离装置，其特征在于，在所述集 成负载中，所述隔离/负载电阻和第六继电器并联，所述第六继电器的一端与所述隔离/负 载电阻的一端连接，所述第六继电器的另一端与所述隔离/负载电阻的另一端连接。13. 根据权利要求12所述的一种高速信号隔离装置，其特征在于， 所述第六继电器、所述隔离/负载电阻由MEMS工艺集成制作在一起;或者 所述第六继电器、所述负载电容由所述MEMS工艺集成制作在一起;或者 所述第六继电器、所述隔离/负载电阻、所述负载电容由所述MEMS工艺集成制作在一 起。14. 根据权利要求1所述的一种高速信号隔离装置，其特征在于，所述测试传输线包括： 测试电路板走线和连接用传输线缆。
【文档编号】G01R31/28GK105929317SQ201610225303
【公开日】2016年9月7日
【申请日】2016年4月12日
【发明人】曾传滨, 张晴, 倪涛, 罗家俊, 韩郑生
【申请人】中国科学院微电子研究所