集成电路esd失效预警电路的制作方法
【专利摘要】本发明涉及一种集成电路ESD失效预警电路，包括：正电压应力产生模块，负电压应力产生模块，降压模块，输出报警模块，电容C006、C007以及二极管D001、D002、D003、D004和D005。本发明能在被监视集成电路发生ESD事件时及时预警，从而有效提高了器件可靠性。而且，本发明中的正电压应力产生模块和负电压应力产生模块产生的应力电压是可调的，用户可根据被监视集成电路的实际情况进行灵活设置，因此本发明的灵活性高，应用范围广。
【专利说明】
集成电路ESD失效预警电路
技术领域
[0001]本发明涉及半导体器件可靠性领域，特别是涉及一种集成电路ESD失效预警电路。
【背景技术】
[0002]半导体器件一直面临着静电放电(ESD)所带来的可靠性问题，特别是随着器件特征尺寸不断减小、栅氧层厚度不断变薄、集成度不断提高，ESD问题变得愈来愈严重。当前，器件可靠性保障已从过去主要通过可靠性试验和筛选来控制最终产品的可靠性，逐步转向工艺过程控制、加强可靠性设计与功能设计的协同、故障预测与健康管理(Prognosticsand Health Management，PHM)技术设计。因此，针对于集成电路中的半导体器件所面临的ESD失效问题，有必要设计一种失效预警电路，保障半导体器件的可靠性。
【发明内容】
[0003]基于此，为解决现有技术中的问题，本发明提供一种集成电路ESD失效预警电路，作为一种PHM技术，可以有效地实现对集成电路因ESD失效而进行预警，提高器件可靠性。
[0004]为实现上述目的，本发明实施例采用以下技术方案:
[0005]—种集成电路ESD失效预警电路，包括:正电压应力产生模块，负电压应力产生模块，降压模块，输出报警模块，电容0)06、0)07以及二极管0001、0002、0003、0004和0005;
[0006]电容C007的一端与所述正电压应力产生模块的输出端连接，另一端接地；
[0007]二极管D005的阳极接地，阴极分别与所述正电压应力产生模块的输出端、所述降压模块的输入端连接；
[0008]电容C006的一端与二极管D005的阴极连接，另一端分别与所述负电压应力产生模块的输出端、二极管D003的阳极连接；
[0009]二极管D004的阴极与所述正电压应力产生模块的输出端连接，阳极分别与二极管D003的阴极、二极管DOOl的阳极以及二极管D002的阴极连接；
[0010]二极管DOOI的阴极接电压源，二极管D002的阳极接地；
[0011]所述输出报警模块的输入端与所述降压模块的输出端连接。
[0012]采用本发明实施例提供的上述技术方案，电容C006、C007均为测试电容，正电压应力产生模块产生的正电压应力加载到电容C007上，负电压应力产生模块产生的负电压应力加载到电容C006上。当被监测集成电路发生正或负ESD事件且导致测试电容被击穿时，输出报警模块将及时报警，并且通过反馈回路关断正电压应力产生模块和负电压应力产生模块，避免多余的功耗。故本发明的集成电路ESD失效预警电路，能在被监视集成电路发生ESD事件时及时预警，从而有效提高了器件可靠性。而且，本发明中的正电压应力产生模块和负电压应力产生模块产生的应力电压是可调的，用户可根据被监视集成电路的实际情况进行灵活设置，因此本发明的灵活性高，应用范围广。
【附图说明】
[0013]图1是本发明的集成电路ESD失效预警电路在一个实施例中的原理结构示意图；
[0014]图2为本发明实施例中正电压应力产生模块的电路结构示意图；
[0015]图3为本发明实施例中负电压应力产生模块的电路结构示意图；
[0016]图4为本发明实施例中第一电荷栗的电路结构示意图；
[0017]图5为本发明实施例中第二电荷栗的电路结构示意图；
[0018]图6为本发明实施例中分压控制电路的结构示意图；
[0019]图7为本发明实施例中两相互不交互时钟电路的结构示意图；
[0020]图8为本发明实施例中四相互不交互时钟电路的结构示意图；
[0021]图9为本发明实施例中四相互不交互时钟电路产生的四个相位互不交叠的时钟信号的示意图；
[0022]图10为本发明实施例中降压模块的电路结构示意图；
[0023]图11为本发明实施例中输出报警模块的电路结构示意图。
【具体实施方式】
[0024]下面将结合较佳实施例及附图对本发明的内容作进一步详细描述。显然，下文所描述的实施例仅用于解释本发明，而非对本发明的限定。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。应当理解的是，尽管在下文中采用术语“第一”、“第二”等来描述各种信息，但这些信息不应限于这些术语，这些术语仅用来将同一类型的信息彼此区分开。例如，在不脱离本发明范围的情况下，“第一”信息也可以被称为“第二”信息，类似的，“第二”信息也可以被称为“第一”信息。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部内容。
[0025]图1是本发明的集成电路ESD失效预警电路在一个实施例中的原理结构示意图，如图1所示，本实施例中的集成电路ESD失效预警电路包括:正电压应力产生模块100，负电压应力产生模块200，降压模块300，输出报警模块400，电容C006、C007以及二极管DOOl、D002、D003、D004和D005。
[0026]其中，电容C007的一端与正电压应力产生模块100的输出端连接，另一端接地;二极管D005的阳极接地，阴极分别与正电压应力产生模块100的输出端、降压模块300的输入端连接；电容C006的一端与二极管D005的阴极连接，另一端分别与负电压应力产生模块200的输出端、二极管D003的阳极连接;二极管D004的阴极与正电压应力产生模块100的输出端连接，阳极分别与二极管D003的阴极、二极管DOOl的阳极以及二极管D002的阴极连接;二极管DOOl的阴极接电压源VDD，二极管D002的阳极接地;输出报警模块400的输入端与降压模块300的输出端连接。
[0027]参照图1所示，本实施例中该集成电路ESD失效预警电路的工作原理为:正电压应力产生模块100产生的正电压应力大于被监视集成电路中MOS管所受的正电压应力，负电压应力产生模块200产生的负电压应力大于被监视集成电路中MOS管所受的负电压应力，电容C006、C007均为测试电容，其中，正电压应力产生模块100产生的正电压应力加载到电容C007上，负电压应力产生模块200产生的负电压应力加载到电容C006上。当Input Pin端发生ESD事件，且未被二极管DOOI和D002组成的ESD钳位电路过滤掉，该ESD事件将被二极管D003和D004耦合到测试电容上。若发生正ESD事件，该事件将被二极管D004耦合到电容C007上;若发生负ESD事件，该事件将被二极管D003耦合到电容C006上。二极管D005的作用是避免负ESD事件影响到电容C007。当测试电容都未被击穿时，节点N008保持较高正电压，降压模块300对高应力电压进行降压，保护输出报警模块400中的器件，而输出报警模块400的输出将保持高电平;若某一测试电容发生击穿失效，则节点N008的电压降低(低于输出报警模块400的参考电压)，输出报警模块400的输出由高电平跳转为低电平，发出报警。
[0028]较佳的，仍参照图1所示，本实施例中的集成电路ESD失效预警电路还可包括可控开关SOOl、S002。正电压应力产生模块100的时钟输入端经可控开关S002接外部时钟信号，负电压应力产生模块200的时钟输入端经可控开关S002接外部时钟信号。输出报警模块400的输出端分别连接至可控开关SOOl、S002的控制端。当某一测试电容发生击穿失效，节点N008的电压降低(低于输出报警模块400的参考电压)，输出报警模块400的输出由高电平跳转为低电平，此时不仅可以发出报警，还可以通过反馈回路使可控开关S00US002关断，这样正电压应力产生模块100和负电压应力产生模块200均关断，可避免多余的功耗。其中可控开关S00US002可选用各种开关器件，例如可控硅、开关MOS管等，或者采用其它具有开关功能的可控模块，本实施例对此不进行限制。
[0029]本实施例中的集成电路ESD失效预警电路，正电压应力产生模块100和负电压应力产生模块200产生的电压值可由用户自定义，用户可根据被监视集成电路的实际情况进行灵活设置，当被监视集成电路发生ESD事件时能及时预警，从而有效提高了器件可靠性。
[0030]在一种可选的实施方式中，参照图2所示，且一并参照图1，正电压应力产生模块100可包括:电容C101、C102，NM0S管丽101，？]\?)5管103102、]\03103、]\03104。其中，？]\?)5管1^103、M P1 4各自的衬底均与自身的源极连接。电容C1 2的一端为时钟输入端，，即接时钟信号CLK，另一端与匪OS管丽101的源极连接。匪OS管丽101的栅极和漏极接电压源VDD，匪OS管MN 1I的源极分别连接PMOS管MP1 2的源极、PMOS管MP1 3的漏极以及PMOS管MP104的栅极，NMOS管MNl OI的衬底接地。电容C1I的一端接地，另一端与PMOS管MP1 2的栅极和漏极连接；PMOS管MP102的漏极分别与PMOS管MP103的栅极、PMOS管MP104的漏极连接，衬底分别与PMOS管MP13的源极、PMOS管MP104的源极连接。
[0031]PMOS管MP103、MP104控制MP102的衬底电压始终等于MP102的源极和漏极中较高的电压，防止MP102源极与衬底、漏极与衬底间形成正偏PN结(以下简述为源漏与衬底间形成正偏PN结)。电容ClOl为输出电容，PMOS管MP102的漏极和栅极与电容ClOl相连，电容ClOl的另一端接地。由于输出部分PMOS管MP102的栅极和漏极连接，这种栅漏连接关系使得输出电压有一个阈值电压Vth的损失，所以MP12的漏极输出电压Vs tr+为(2VDD-Vth)。
[0032]在一种可选的实施方式中，参照图3所示，且一并参照图1和图2，负电压应力产生模块200可包括:可控开关S1、S2、S3、S4、S5以及S6，第一电荷栗201，第二电荷栗202，两相互不交叠时钟电路203，四相互不交叠时钟电路204，反相器Ul、U2以及分压控制电路205。
[0033]可控开关31、32、33、34、35和36均包括第一端、第二端以及用于控制第一端和第二端接通的控制端。可控开关可选用各种开关器件，例如可控硅、开关MOS管等，或者采用其他具有开关功能的可控模块，本发明对此不进行限制。
[0034]可控开关S2的第一端与可控开关S4的第二端连接，可控开关S2的第二端连接至两相互不交叠时钟电路203的时钟输入端，两相互不交叠时钟电路203的时钟输出端与第一电荷栗201的时钟输入端连接。
[0035]可控开关SI的第一端与可控开关S3的第二端连接，可控开关SI的第二端连接至四相互不交叠时钟电路204的时钟输入端，四相互不交叠时钟电路204的时钟输出端与所述第二电荷栗的时钟输入端连接。
[0036]可控开关S3的第一端为负电压应力产生模块200的时钟输入端，可控开关S3的第一端与可控开关S4的第一端连接。可控开关S5、S6的第一端均接电压源，可控开关S6的第二端连接至第一电荷栗201的电压输入端，可控开关S5的第二端连接至第二电荷栗202的电压输入端;第一电荷栗201的输出端和第二电荷栗202的输出端均连接至分压控制电路205的输入端。
[0037]分压控制电路205的第一控制信号输出端分别连接至可控开关S1、S2的控制端，分压控制电路205的第二控制信号输出端分别连接至可控开关S4、S6的控制端以及反相器Ul的输入端和反相器U2的输入端。反相器Ul的输出端连接至可控开关S3的控制端，反相器U2的输出端连接至可控开关S5的控制端。
[0038]参照图3所示，且一并参照图1和图2，两相互不交叠时钟电路203为第一电荷栗201提供驱动，四相互不交叠时钟电路204为第二电荷栗202提供驱动，两个电荷栗直接并联输出的负电压Vstr—即为负电压应力产生模块200的输出，同时，分压控制电路205根据该负电压Vstr—对第一电荷栗201和第二电荷栗202的工作状态以及两相互不交叠时钟电路203和四相互不交叠时钟电路204的通断进行控制。其中分压控制电路205可根据负电压Vstr—生成第一控制信号Vctrll，经第一控制信号输出端输出至可控开关S1、S2的控制端，以控制S1、S2的通断;分压控制电路205还根据负电压Vstr—生成第二控制信号Vctrl2，经第二控制控制信号输出端输出至可控开关S4、S6的控制端以及经反相器U1、U2输出至S5、S6的控制端，以控制S3、S4、S5及S6的通断。举例而言，假设可控开关为高电平有效，即可控开关的控制端接入高电平后可控开关的第一端和第二端呈接通状态，则当Vctrll为低电平时，可控开关S1、S2均断开，第一电荷栗201和第二电荷栗202均停止工作。当Vctrll为高电平时，可控开关SI，S2均闭合，此时若Vctrl2为高电平，使得可控开关S4和S6闭合，可控开关S3和S5断开，那么两相互不交叠时钟电路203和第一电荷栗201将开始工作，四相互不交叠时钟电路204和第二电荷栗202停止工作;若Vctr 12为低电平，可控开关S4和S6均断开，可控开关S3和S5均闭合，此时两相互不交叠时钟电路203和第一电荷栗201停止工作，而四相互不交叠时钟电路204和第二电荷栗202开始工作。通过分压控制电路205来选择第一电荷栗201或第二电荷栗202输出连续可调的负电压，这样可以降低承受高压的电荷栗的使用时间，提高电荷栗的可靠性，而且在其中一个电荷栗或对应的时钟电路出现故障时，可控制另一个电荷栗进入工作状态。
[0039]在一种可选的实施方式中，参照图4所示，且一并参照图1至图3，第一电荷栗201包括:电容C208a、C209a以及C210a，PM0S管MP201a、MP202a、MP203a、MP204a、MP205a、MP206a以及MP207a。其中，PM0S管MP202a、MP203a、MP205a以及MP206a各自的衬底均与自身的源极连接；电容C208a的一端连接至两相互不交叠时钟电路203的第一时钟输出端CLK-，另一端连接至PMOS管MP206a的漏极;PMOS管MP204a的栅极通过电容C209a连接至两相互不交叠时钟电路203的第二时钟输出端CLK+，PM0S管MP204a的漏极分别连接至PMOS管MP206a的漏极、PMOS管MP201a的栅极以及PMOS管MP205a的栅极，PMOS管MP204a的源极分别连接至PMOS管MP205a的漏极、PMOS管MP206a的栅极、PMOS管MP201a的漏极、PMOS管MP202a的漏极以及PMOS管MP203a的栅极，PMOS管MP204a的衬底分别连接至PMOS管MP205a和PMOS管MP206a的源极；PMOS管MP201a的源极分别连接至PMOS管MP204a的栅极、PMOS管MP207a的漏极和栅极、PMOS管MP203a的漏极以及PMOS管MP202a的栅极;PMOS管MP201a的衬底分别与PMOS管MP207a的衬底、PMOS管MP202a的源极以及PMOS管MP203a的源极连接；电容C210a的一端接地，另一端与PMOS管MP207a的源极连接。PMOS管MP205a的漏极为电压输入端Vin。
[0040]参照图4所示，且一并参照图1至图3，第一电荷栗201其主要作用是产生-Vmax/2到OV连续可调的负电压，其中-Vmax表示负电压应力产生模块200输出的最小负电压。PMOS管MP202a和MP203a控制MP201a和MP207a的衬底电压始终等于MP201a源极和漏极中较高的电压，PMOS管MP205a和MP206a控制MP204a的衬底电压始终等于其源极和漏极中较高的电压，防止PMOS管MP201a、MP204a和MP207a源漏与衬底间形成正偏PN结。参照图4所示，第一电荷栗201的工作原理为:当两相互不交叠时钟电路203的第一时钟输出端CLK-输出低电平，第二时钟输出端CLK+输出高电平时，PMOS管MP201a的漏极电平为-VDD，PM0S管MP201a工作在线性区，此时MP201a相当于一个电阻，其源极电压可以下降到漏极电压值，而不会受其阈值电压Vth的影响。当两相互不交叠时钟电路203的第一时钟输出端CLK-输出高电平，第二时钟输出端CLK+输出低电平时，PMOS管MP204a导通，此时MP201a相当于一个处于反偏状态下的二极管，所以MP201a源极的负偏压保持不变。MP207a相当于隔离二极管，降低输出C210a上电压的波动，但是由于MP207a的存在，会使电容C21 Oa输出的负偏压比MP201 a的源极电压小一个阈值电压Vth。
[0041 ]应当说明的是，本发明的第一电荷栗201有多种电路结构，本实施例仅仅选取了其中一种电路结构进行说明，不能以此来限制本发明的保护范围。
[0042]在一种可选的实施方式中，参照图5所示，且一并参照图1至图4，第二电荷栗202包括:电容。22013、022113、022213以及022313，？]\105管10321113、]\0321213、]\0321313、]\0321413、]\0321513、MP216b、MP217b、MP218b 以及 MP219b。其中，PMOS 管 MP211b、MP212b、MP214b 以及 MP216b 各自的衬底均与自身的源极连接。电容C220b的一端与四相互不交叠时钟电路204的第一时钟输出端CLKl连接，另一端分别与PMOS管MP21 Ib的漏极、PMOS管MP215b的栅极连接。PMOS管MP213b的栅极分别连接至PMOS管MP215b的源极、PMOS管MP216b的漏极、PMOS管MP217b的漏极以及PMOS管MP219b的源极;PMOS管MP213b的源极分别连接至PMOS管MP211b的源极、PMOS管MP212b的漏极、PMOS管MP214b的漏极、PMOS管MP215b的漏极以及PMOS管MP216b的栅极；PMOS管MP213b的漏极连接PMOS管MP211b的漏极和PMOS管MP212b的栅极;PMOS管MP213b的衬底分别连接PMOS管MP21 Ib的源极、PMOS管MP212b的源极以及PMOS管MP219b的衬底。电容C221b的一端与四相互不交叠时钟电路204的第二时钟输出端CLK2连接，另一端与PMOS管MP213b的栅极连接。PMOS管MP215b的源极与PMOS管MP214b的栅极连接;PMOS管MP215b的衬底分别与PMOS管MP214b的源极、PMOS管MP216b的源极、PMOS管MP217b的衬底以及PMOS管MP218b的衬底连接;PMOS管MP215b的漏极为电压输入端￥丨11。？105管10321%的栅极分别与PMOS管MP217b的源极、PMOS管MP218b的栅极以及PMOS管MP218b的漏极连接;PMOS管MP219b的漏极与PMOS管MP217b的栅极连接。电容C222b的一端与四相互不交叠时钟电路的第三时钟输出端CLK+连接，另一端与PMOS管MP219b的漏极连接。电容C223b的一端与四相互不交叠时钟电路的第四时钟输出端CLK-连接，另一端与PMOS管MP219b的栅极连接。
[0043]参照图5所示，且一并参照图1至图4，本实施例中第二电荷栗202主要作用是产生-Vmax到-Vmax/2连续可调的负偏压。PMOS管MP211b和MP212b控制MP213b和MP219b的衬底电压始终等于MP213b源极和漏极中较高的电压，防止MP213b和MP219b源漏与衬底之间形成正偏PN结。PMOS管MP214b和MP216b控制MP215b、MP217b和MP218b的衬底电压始终等于MP215b源极和漏极中较高的电压，防止MP215b、MP217b和MP218b源漏与衬底之间形成正偏PN结。MP218b的源极电压为第二电荷栗202输出电压。第二电荷栗202的工作原理与第一电荷栗201类似，其最后的输出电压保存在第一电荷栗201中的电容C210a上，这样电容C210a两端的电压即为第一电荷栗201和第二电荷栗202并联输出的负电压Vstr—。
[0044]应当说明的是，本发明的第二电荷栗202有多种电路结构，本实施例仅仅选取了其中一种电路结构进行说明，不能以此来限制本发明的保护范围。
[0045]在一种可选的实施方式中，参照图6所示，且一并参照图1至图5，分压控制电路205包括:PMOS 管 MP224e、MP225e、MP226e、MP227e、MP228e、MP229e、MP230e、MP231e 以及 MP232e，比较器CM1、CM2。其中，PM0S管MP224e、MP225e、MP226e、MP227e以及MP228e各自的衬底分别与自身的源极连接，且各自的栅极均与自身的漏极连接;PMOS管MP229e、MP230e、MP231e以及MP232e各自的衬底均连接至PMOS管MP229e的源极，且各自的栅极均与自身的漏极连接；PMOS管MP224e的源极接电压源，PMOS管MP224e的漏极与PMOS管MP225e的源极连接;PMOS管MP226e的源极与PMOS管MP225e的漏极连接，PMOS管MP226e的漏极分别与比较器CMl的第一输入端、比较器CM2的第一输入端以及PMOS管MP227e的源极连接;PMOS管MP228e的源极与PMOS管MP227e的漏极连接，PMOS管MP228e的漏极与PMOS管MP229e的源极连接；PMOS管MP230e的源极与PMOS管MP229e的漏极连接，PMOS管MP230e的漏极与PMOS管MP231e的源极连接;PMOS管MP232e的源极与PMOS管MP231e的漏极连接，PMOS管MP232e的漏极与第一电荷栗201的输出端和第二电荷栗202的输出端连接。比较器CMl的第二输入端接第一偏置电压VBl，比较器CM2的第二输入端接第二偏置电压VB2。比较器CMl的输出端为分压控制电路205的第一控制信号输出端，比较器CM2的输出端为分压控制电路205的第二控制信号输出端。
[0046]参照图6所示，且一并参照图1至图5，分压控制电路205其主要作用是产生与负电压Vs tr—线性相关的正电压V+，并通过比较器CMl、CM2将正电压V+与VBI和VB2进行比较，以便对第一电荷栗201、第二电荷栗202、两相互不交互时钟电路203以及四相互不交互时钟电路204进行控制。为了降低阈值电压Vth的影响，MP224e?MP228e的衬底电压直接连接到各自的源极，MP229e?MP232e的衬底电压统一连接到MP229e的源极。分压控制电路205的控制原理为:若可控开关S1、S2均闭合，将转换后的正电压V+与VB2比较，当该电压大于VB2时，比较器CM2输出高电平，可控开关S4和S6闭合，可控开关S3和S5断开，此时两相互不交叠时钟电路203和第一电荷栗201开始工作，四相互不交叠时钟电路204和第二电荷栗202停止工作；当该正电压V+小于VB2时，比较器CM2输出低电平，可控开关S4和S6断开，可控开关S3和S5闭合，两相互不交叠时钟电路203和第一电荷栗201停止工作，四相互不交叠时钟电路204和第二电荷栗202开始工作。因此，在需要-Vmax/2到OV的负偏压时，分压控制电路205可选择第一电荷栗201 (—级电荷栗)工作，此时电荷栗传输效率较高;需要-Vmax到-Vmax/2的负偏压时，选择第二电荷栗202(两级电荷栗)工作，此时既能产生非常低的负电压，又能保证电荷栗的传输效率。通过两部分相结合，可以减少承受高压的两级电荷栗使用时间，从而提高了电荷栗的可靠性；即使在某一部分发生故障时，通过调节VB2，可以充分发挥另一部分的效能。而对于可控开关S1、S2的控制，比较器CMl将正电压V+与VBl进行比较，正电压V+大于VBl时，比较器CMl输出高电平，可控开关SI和S2闭合，此时四相互不交叠时钟电路204与两相互不交叠时钟电路201中会有一个处于工作状态，相对应的第二电荷栗202或第一电荷栗201也会处于工作状态，输出的负电压Vstr—持续下降，与负电压Vstr—线性相关的正电压V+也持续下降，当V+下降到小于VBl时，比较器CMl输出低电平，可控开关SI和S2均断开，两个电荷栗均停止工作，由于电容C210a电荷放电造成输出电压Vstr—升高，与负电压Vstr—线性相关的正电压V+将大于VBl，故上述过程将重复，因此，第一偏置电压VBl可控制两个电荷栗的输出电压稳定在某个电压值。
[0047]在一种可选的实施方式中，参照图7所示，本实施例中的两相互不交互时钟电路203包括:传输门TGl，与非门Al、A2，延时器Dl、D2以及反相器U3。其中，传输门TGl的输入端为时钟输入端，传输门TGI的输入端和反相器U 3的输入端连接，传输门TGI的输出端与与非门Al的第一输入端连接，传输门TGl的第一控制端接电压源，传输门TGl的第二控制端接地。
[0048]与非门Al的第二输入端与延时器D2的输出端连接，与非门Al的输出端与延时器Dl的输入端连接。与非门A2的第一输入端与延时器Dl的输出端连接，与非门A2的第二输入端与反相器U3的输出端连接，与非门A2的输出端与延时器D2的输入端连接。延时器D2的输出端为第一时钟输出端，延时器Dl的输出端为第二时钟输出端。
[0049]在本实施例中，参照图7所示的电路结构。两相互不交叠时钟电路203可以产生两个相位互不交叠的时钟信号。当然，还可以设计其它电路结构以产生两个相位互不交叠的时钟信号，本实施例对此不进行详细说明。
[0050]在一种可选的实施方式中，参照图8所示，本实施例中的四相互不交互时钟电路204包括:传输门了62、了63、了64，与非门厶3、厶4，延时器03、04、05、06，反相器1]4、1]5、1]6、1]7、1]8，异或门BO，电容Cl、C2以及NMOS管丽I。
[O O51 ]其中，传输门T G 2的输入端为时钟输入端，传输门T G 2的输入端分别与反相器U 4的输入端、反相器U5的输入端连接，传输门TG2的第一控制端接电压源，传输门TG2的第二控制端接地，传输门TG2的输出端与与非门A3的第一输入端连接。
[0052]与非门A3的第二输入端与延时器D4的输出端连接，与非门A3的输出端与延时器D3的输入端连接。与非门A4的第一输入端与延时器D3的输出端连接，与非门A4的第二输入端与反相器U4的输出端连接，与非门A4的输出端与延时器D4的输入端连接。
[0053]延时器D5的输入端与反相器U5的输出端连接，延时器D5的输出端分别与延时器D6的输入端、异或门BO的第一输入端连接。延时器D6的输出端分别与反相器U6的输入端、反相器U7的输入端以及异或门BO的第二输入端连接，反相器U7的输出端与反相器U8的输入端连接。
[0054]传输门TG3的输入端与异或门BO的输出端连接，传输门TG3的第一控制端与反相器U6的输出端连接，传输门TG3的第二控制端通过电容Cl接地。NMOS管丽I的栅极与异或门BO的输出端连接，源极通过电容C2接地，漏极与传输门TG3的第二控制端连接。传输门TG4的输入端与异或门BO的输出端连接，传输门TG4的第一控制端与匪OS管丽I的源极连接，传输门TG4的第二控制端与反相器U8的输出端连接。
[0055]参照图所示，延时器D3的输出端为四相互不交互时钟电路204的第一时钟输出端，延时器D4的输出端为四相互不交互时钟电路204的第二时钟输出端，传输门TG3的输出端为四相互不交互时钟电路204的第三时钟输出端，传输门TG4的输出端为四相互不交互时钟电路204的第四时钟输出端。本实施例中四相互不交叠时钟电路204可以产生四个相位互不交叠的时钟信号，图9示出了四相互不交叠时钟电路204输出的四个时钟信号的示意图。当然，还可以设计其它电路结构以产生四个相位互不交叠的时钟信号，本实施例对此不进行详细说明。
[0056]在一种可选的实施方式中，参照图10所示，降压模块300包括:PMOS管MP301、MP302、MP303，电容C304。其中，PMOS管MP301、MP302、MP303各自的栅极均与自身的漏极连接。电容C304为测试电容，其一端接地，另一端分别与PMOS管MP301的源极以及正电压应力产生模块100的输出端连接。PMOS管MP302的源极与PMOS管MP301的漏极连接，PMOS管MP302的漏极与PMOS管MP303的源极连接，PMOS管MP303的漏极接地。
[0057]在本实施例中，降压模块300可以对第一电荷栗201和第二电荷栗202输出的高应力电压进行降压，避免高应力电压直接加载至输出报警模块的晶体管，保护器件安全，提高集成电路ESD失效预警电路的预测精度。
[0058]在一种可选的实施方式中，输出报警模块400为一个锁存器结构，由两个或非门和一个反相器构成，其电路结构图如图11所示，输出报警模块400具体包括:匪OS管MN401、MN402、MN403、MN404，PMOS 管 MP405、MP406、MP407、MP408，反相器 INV409。
[0059]其中，NMOS管丽401、丽402、丽403、丽404以及？]\?)5管103405、]\03406、]\03407、]\03408各自的衬底均与自身的源极连接。NMOS管MN401的栅极分别与降压模块300的输出端、PMOS管MP406的栅极连接，NMOS管丽401的源极接地，NMOS管丽401的漏极分别与NMOS管丽402的漏极、PMOS管MP405的漏极、PMOS管MP407的栅极以及NMOS管MN404的栅极连接。
[0060]匪OS管MN402的栅极分别与PMOS管MP405的栅极、PMOS管MP407的漏极、匪OS管MN404的漏极以及NMOS管MN403的漏极连接，NMOS管MN402的源极接地。
[0061 ] PMOS管MP406的源极接电压源，PMOS管MP406的漏极与PMOS管MP405的源极连接。反相器INV409的输入端与降压模块的输出端连接，反相器INV409的输出端分别与PMOS管MP408的栅极和NMOS管MP403的栅极连接。PMOS管MP408的源极接电压源，PMOS管MP408的漏极与PMOS管MP407的源极连接。NMOS管MN403、MN404的源极均接地。
[0062]参照图11所示，且一并参照图1、图10，匪OS管MN401、MN402以及PMOS管MP405、MP406共同构成一个或非门(称之为或非门a)，而匪OS管MN403、MN404以及PMOS管MP407、MP408共同构成另一个或非门(称之为或非门b)。则由图9可以看出，或非门a的两个输入端分别接降压模块300的输出端Vsig和或非门b的输出端，或非门b的两个输入端分别接或非门a的输出端和反相器INV409的输出端，而或非门b的输出端Vout为输出报警模块400的输出端。当测试电容未被击穿时，具有锁存器结构的输出报警模块400的输入端为高电压，其输出为高电平；而当某一测试电容发生击穿失效时，输出报警模块400的输入端变为低电压，对应输出跳变为低电平，发出报警信号，同时通过反馈控制回路关断正电压应力产生模块100和负电压应力产生模块200，避免多余功耗损失。
[0063]综上所述，本发明提供的集成电路ESD失效预警电路中的正应力电压或者负应力电压可实现用户自定义的电压值，具有较好灵活性;并且电路中的电荷栗具有高可靠性的特点。采用本发明的技术方案，可实现对集成电路因ESD失效而进行提前预警的功能。
[0064]以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
[0065]以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
【主权项】
1.一种集成电路ESD失效预警电路，其特征在于，包括:正电压应力产生模块，负电压应力产生模块，降压模块，输出报警模块，电容0)06、0)07以及二极管0001、0002、0003、0004和D005； 电容C007的一端与所述正电压应力产生模块的输出端连接，另一端接地； 二极管D005的阳极接地，阴极分别与所述正电压应力产生模块的输出端、所述降压模块的输入端连接； 电容C006的一端与二极管D005的阴极连接，另一端分别与所述负电压应力产生模块的输出端、二极管D003的阳极连接； 二极管D004的阴极与所述正电压应力产生模块的输出端连接，阳极分别与二极管D003的阴极、二极管DOOl的阳极以及二极管D002的阴极连接； 二极管DOOI的阴极接电压源，二极管D002的阳极接地； 所述输出报警模块的输入端与所述降压模块的输出端连接。2.根据权利要求1所述的集成电路ESD失效预警电路，其特征在于，还包括可控开关S00US002； 所述正电压应力产生模块的时钟输入端经可控开关S002接外部时钟信号，所述负电压应力产生模块的时钟输入端经可控开关SOOl接外部时钟信号； 所述输出报警模块的输出端分别连接至可控开关SOO1、S002的控制端。3.根据权利要求1或2所述的集成电路ESD失效预警电路，其特征在于，所述正电压应力产生模块包括:电容C101、C102，NM0S管丽101，？]?03管1^102、]^103、]^104; PMOS管MP103、MP104各自的衬底均与自身的源极连接； 电容C102的一端为所述正电压应力产生模块的时钟输入端，另一端与NMOS管MNlOl的源极连接； 匪OS管丽101的栅极和漏极接电压源，匪OS管丽101的源极分别连接PMOS管MP102的源极、PMOS管MP103的漏极以及PMOS管MP104的栅极，NMOS管MNl OI的衬底接地； 电容C1I的一端接地，另一端与PMOS管MP102的栅极和漏极连接； PMOS管MP1 2的漏极分别与PMOS管MP1 3的栅极、PMOS管MP104的漏极连接，衬底分别与PMOS管MP103的源极、PMOS管MP104的源极连接。4.根据权利要求1或2所述的集成电路ESD失效预警电路，其特征在于，所述负电压应力产生模块包括:可控开关S1、S2、S3、S4、S5以及S6，第一电荷栗，第二电荷栗，两相互不交叠时钟电路，四相互不交叠时钟电路，反相器U1、U2以及分压控制电路； 可控开关S1、S2、S3、S4、S5和S6均包括第一端、第二端以及用于控制第一端和第二端接通的控制端； 可控开关S2的第一端与可控开关S4的第二端连接，可控开关S2的第二端连接至所述两相互不交叠时钟电路的时钟输入端，所述两相互不交叠时钟电路的时钟输出端与所述第一电荷栗的时钟输入端连接； 可控开关SI的第一端与可控开关S3的第二端连接，可控开关SI的第二端连接至所述四相互不交叠时钟电路的时钟输入端，所述四相互不交叠时钟电路的时钟输出端与所述第二电荷栗的时钟输入端连接； 可控开关S3的第一端为所述负电压应力产生模块的时钟输入端，可控开关S3的第一端与可控开关S4的第一端连接； 可控开关S5、S6的第一端均接电压源，可控开关S6的第二端连接至所述第一电荷栗的电压输入端，可控开关S5的第二端连接至所述第二电荷栗的电压输入端;所述第一电荷栗的输出端和所述第二电荷栗的输出端均连接至所述分压控制电路的输入端； 所述分压控制电路的第一控制信号输出端分别连接至可控开关S1、S2的控制端;所述分压控制电路的第二控制信号输出端分别连接至可控开关S4、S6的控制端以及反相器Ul的输入端和反相器U 2的输入端； 反相器Ul的输出端连接至可控开关S3的控制端，反相器U2的输出端连接至可控开关S5的控制端。5.根据权利要求4所述的集成电路ESD失效预警电路，其特征在于，所述第一电荷栗包括:电容C208a、C209a以及C210a，PM0S管MP201a、MP202a、MP203a、MP204a、MP205a、MP206a以及MP207a; PMOS管MP202a、MP203a、MP205a以及MP206a各自的衬底均与自身的源极连接； 电容C208a的一端连接至所述两相互不交叠时钟电路的第一时钟输出端，另一端连接至PMOS管MP206a的漏极； PMOS管MP204a的栅极通过电容C209a连接至所述两相互不交叠时钟电路的第二时钟输出端，PMOS管MP204a的漏极分别连接至PMOS管MP206a的漏极、PMOS管MP201a的栅极以及PMOS管MP205a的栅极，PMOS管MP204a的源极分别连接至PMOS管MP205a的漏极、PMOS管MP206a的栅极、PMOS管MP201a的漏极、PMOS管MP202a的漏极以及PMOS管MP203a的栅极，PMOS管MP204a的衬底分别连接至PMOS管MP205a和PMOS管MP206a的源极;PMOS管MP205a的漏极为电压输入端； PMOS管MP201a的源极分别连接至PMOS管MP204a的栅极、PMOS管MP207a的漏极和栅极、PMOS管MP203a的漏极以及PMOS管MP202a的栅极;PMOS管MP201a的衬底分别与PMOS管MP207a的衬底、PMOS管MP202a的源极以及PMOS管MP203a的源极连接； 电容C210a的一端接地，另一端与PMOS管MP207a的源极连接。6.根据权利要求4所述的集成电路ESD失效预警电路，其特征在于，所述第二电荷栗包括:电容。22013、022113、022213以及022313，？]\105管10321113、]\0321213、]\0321313、]\0321413、]\0321513、MP216b、MP217b、MP218b 以及 MP219b ； 卩]?03管10321113、]\0321213、]\0321413以及10321613各自的衬底均与自身的源极连接； 电容C220b的一端与所述四相互不交叠时钟电路的第一时钟输出端连接，另一端分别与PMOS管MP211b的漏极、PMOS管MP215b的栅极连接； PMOS管MP213b的栅极分别连接至PMOS管MP215b的源极、PMOS管MP216b的漏极、PMOS管MP217b的漏极以及PMOS管MP219b的源极;PMOS管MP213b的源极分别连接至PMOS管MP211b的源极、PMOS管MP212b的漏极、PMOS管MP214b的漏极、PMOS管MP215b的漏极以及PMOS管MP216b的栅极；PMOS管MP213b的漏极连接PMOS管MP211b的漏极和PMOS管MP212b的栅极；PMOS管MP213b的衬底分别连接PMOS管MP21 Ib的源极、PMOS管MP212b的源极以及PMOS管MP219b的衬底； 电容C22Ib的一端与所述四相互不交叠时钟电路的第二时钟输出端连接，另一端与PMOS管MP213b的栅极连接； PMOS管MP215b的源极与PMOS管MP214b的栅极连接;PMOS管MP215b的衬底分别与PMOS管MP214b的源极、PMOS管MP216b的源极、PMOS管MP217b的衬底以及PMOS管MP218b的衬底连接；PMOS管MP215b的漏极为电压输入端； PMOS管MP219b的栅极分别与PMOS管MP217b的源极、PMOS管MP218b的栅极以及PMOS管MP218b的漏极连接;PMOS管MP219b的漏极与PMOS管MP217b的栅极连接； 电容C222b的一端与所述四相互不交叠时钟电路的第三时钟输出端连接，另一端与PMOS管MP219b的漏极连接； 电容C223b的一端与所述四相互不交叠时钟电路的第四时钟输出端连接，另一端与PMOS管MP219b的栅极连接。7.根据权利要求4所述的集成电路ESD失效预警电路，其特征在于，所述分压控制电路包括:PMOS 管 MP224e、MP225e、MP226e、MP227e、MP228e、MP229e、MP230e、MP231e 以及 MP232e，比较器CMl、CM2; PMOS管1032246、]\032256、]\032266、]\032276以及1032286各自的衬底分别与自身的源极连接，且各自的栅极均与自身的漏极连接； PMOS管MP229e、MP230e、MP231e以及MP232e各自的衬底均连接至PMOS管MP229e的源极，且各自的栅极均与自身的漏极连接； PMOS管MP224e的源极接电压源，PMOS管MP224e的漏极与PMOS管MP225e的源极连接； PMOS管MP226e的源极与PMOS管MP225e的漏极连接，PMOS管MP226e的漏极分别与比较器CMl的第一输入端、比较器CM2的第一输入端以及PMOS管MP227e的源极连接； 比较器CMl的第二输入端接第一偏置电压，比较器CM2的第二输入端接第二偏置电压；比较器CMl的输出端为所述分压控制电路的第一控制信号输出端，比较器CM2的输出端为所述分压控制电路的第二控制信号输出端； PMOS管MP228e的源极与PMOS管MP227e的漏极连接，PMOS管MP228e的漏极与PMOS管MP229e的源极连接； PMOS管MP230e的源极与PMOS管MP229e的漏极连接，PMOS管MP230e的漏极与PMOS管MP231e的源极连接； PMOS管MP232e的源极与PMOS管MP231e的漏极连接，PMOS管MP232e的漏极与所述第一电荷栗的输出端和所述第二电荷栗的输出端连接。8.根据权利要求5所述的集成电路ESD失效预警电路，其特征在于，所述两相互不交互时钟电路包括:传输门TGI，与非门Al、A2，延时器D1、D2以及反相器U3; 传输门TGl的输入端为时钟输入端，传输门TGl的输入端和反相器U3的输入端连接，传输门TGl的输出端与与非门Al的第一输入端连接，传输门TGl的第一控制端接电压源，传输门TGl的第二控制端接地； 与非门Al的第二输入端与延时器D2的输出端连接，与非门Al的输出端与延时器Dl的输入端连接； 与非门A2的第一输入端与延时器Dl的输出端连接，与非门A2的第二输入端与反相器U3的输出端连接，与非门A2的输出端与延时器D2的输入端连接； 延时器D2的输出端为所述两相互不交互时钟电路的第一时钟输出端，延时器Dl的输出端为所述两相互不交互时钟电路的第二时钟输出端。9.根据权利要求5所述的集成电路ESD失效预警电路，其特征在于，所述四相互不交互时钟电路包括:传输门了62、了63、了64，与非门六3、六4，延时器03、04、05、06，反相器1]4、1]5、1]6、U7、U8，异或门BO，电容Cl、C2以及NMOS管MNl ； 传输门TG2的输入端为时钟输入端，传输门TG2的输入端分别与反相器U4的输入端、反相器U5的输入端连接，传输门TG2的第一控制端接电压源，传输门TG2的第二控制端接地，传输门TG2的输出端与与非门A3的第一输入端连接； 与非门A3的第二输入端与延时器D4的输出端连接，与非门A3的输出端与延时器D3的输入端连接； 与非门A4的第一输入端与延时器D3的输出端连接，与非门A4的第二输入端与反相器U 4的输出端连接，与非门A4的输出端与延时器D4的输入端连接； 延时器D5的输入端与反相器U5的输出端连接，延时器D5的输出端分别与延时器D6的输入端、异或门BO的第一输入端连接； 延时器D6的输出端分别与反相器U6的输入端、反相器U7的输入端以及异或门BO的第二输入端连接，反相器U7的输出端与反相器U8的输入端连接； 传输门TG3的输入端与异或门BO的输出端连接，传输门TG3的第一控制端与反相器U6的输出端连接，传输门TG3的第二控制端通过电容Cl接地； 匪OS管MNl的栅极与异或门BO的输出端连接，源极通过电容C2接地，漏极与传输门TG3的第二控制端连接； 传输门TG4的输入端与异或门BO的输出端连接，传输门TG4的第一控制端与匪OS管MNl的源极连接，传输门TG4的第二控制端与反相器U8的输出端连接； 延时器D3的输出端为所述四相互不交互时钟电路的第一时钟输出端，延时器D4的输出端为所述四相互不交互时钟电路的第二时钟输出端，传输门TG3的输出端为所述四相互不交互时钟电路的第三时钟输出端，传输门TG4的输出端为所述四相互不交互时钟电路的第四时钟输出端。10.根据权利要求1或2所述的集成电路ESD失效预警电路，其特征在于，所述降压模块包括:PMOS 管 MP301、MP302、MP303，电容 C304 ； 卩103管1^301、1^302、1^303各自的栅极均与自身的漏极连接； 电容C304—端接地，另一端分别与PMOS管MP301的源极以及所述正电压应力产生模块的输出端连接； PMOS管MP302的源极与PMOS管MP301的漏极连接，PMOS管MP302的漏极与PMOS管MP303的源极连接，PMOS管MP303的漏极接地。11.根据权利要求1或2所述的集成电路ESD失效预警电路，其特征在于，所述输出报警模块包括:匪 OS 管 MN401、MN402、MN403、MN404，PMOS 管 MP405、MP406、MP407、MP408，反相器INV409； 匪OS管MN401、MN402、MN403、MN404以及PMOS管MP405、MP406、MP407、MP408各自的衬底均与自身的源极连接； 匪OS管丽401的栅极分别与所述降压模块的输出端、PMOS管MP406的栅极连接，匪OS管MN401的源极接地，匪OS管MN401的漏极分别与匪OS管MN402的漏极、PMOS管MP405的漏极、PMOS管MP407的栅极以及NMOS管MN404的栅极连接； 匪OS管MN402的栅极分别与PMOS管MP405的栅极、PMOS管MP407的漏极、NMOS管MN404的漏极以及NMOS管MN403的漏极连接，NMOS管MN402的源极接地； PMOS管MP406的源极接电压源，PMOS管MP406的漏极与PMOS管MP405的源极连接； 反相器INV409的输入端与所述降压模块的输出端连接，反相器INV409的输出端分别与PMOS管MP408的栅极和NMOS管MP403的栅极连接； PMOS管MP408的源极接电压源，PMOS管MP408的漏极与PMOS管MP407的源极连接； NMOS管MN403、MN404的源极均接地。
【文档编号】G01R31/28GK105954670SQ201610368061
【公开日】2016年9月21日
【申请日】2016年5月26日
【发明人】陈义强, 李昂, 雷登云, 恩云飞, 郝立超, 方文啸, 侯波
【申请人】工业和信息化部电子第五研究所