一种数字示波器的模数信号转换装置的制造方法
【专利摘要】本发明公开了一种数字示波器的模数信号转换装置，包括一个阈值电平控制器和N组ADC模块、降速模块和数字比较模块，其中阈值电平控制器、降速模块、数字比较模块均在FPGA中实现，每组ADC模块、降速模块和数字比较模块对应一个输入信号通道；阈值电平控制器根据用户指令生成每个功能模块中每个通道对应的阈值电平和阈值灵敏度电压发送给对应的数字比较模块，ADC模块对对应通道的输入信号进行模数转换，经降速模块降速后输入数字比较模块，数字比较模块根据阈值电平和阈值灵敏度对降速后的数字信号进行比较判断得到电平信号，输入至对应的功能模块进行处理。本发明可以为每个功能模块独立进行阈值电平和阈值灵敏度设置，从而提高数字示波器的性能。
【专利说明】
一种数字示波器的模数信号转换装置
技术领域
[0001 ]本发明属于数字示波器技术领域，更为具体地讲，涉及一种数字示波器的模数信 号转换装置。
【背景技术】
[0002] 数字示波器作为通用测试仪器，被广泛的应用在各个行业中，因此需要示波器具 有多种功能以满足各种测试场合的需求。在当前市场上的数字示波器中，触发采集、协议分 析、波形搜索、频率测量功能是一台数字示波器必备的功能，要实现这些功能都需要采用比 较器根据预设的阈值电平对输入信号进行判决来生成数字信号，即完成输入信号的模数信 号转换。图1是现有技术中数字示波器模数信号转换装置结构图。如图1所示，目前国内多数 采用FPGA(Field-Programmab 1 e Gate Array，即现场可编程门阵列)实现触发采集、协议分 析、波形搜索、频率测量功能，FPGA实现本质是对一连串的"0"、"1"数字信号进行处理，而数 字信号由比较器产生，每一个输入信号通道Cm连接一个比较器，i = 1，2，…，N，N表示通道 数。每个通道Cm的输入信号与比较器的阈值电平进行比较判断，高于阈值电平为1，低于阈 值电平为〇,从而实现模数信号的转换。比较器的阈值电平可通过DAC(Digital to analog converter，数字模拟转换器)调节。该方案可以称为"比较器+DACT技术方案。
[0003] 经过研究发现，采用"比较器+DAC"方案产生数字信号主要有以下缺陷：
[0004] (1)关键信号产生错误。
[0005] 如设置通道CH1正斜率等于20ns触发，现有方案采用的是一路数字信号由比较器1 产生，另一路数字信号经多路选择器选择后由比较器5产生，因两个比较器转换速率不同、 电路传输延迟等问题，增加了 2路数字信号间的延迟时间，且该延时时间与示波器器件性能 相关，最终导致采集需要的触发信号产生时刻错误，所以屏幕显示的波形与实际被测信号 不同。
[0006] (2)对高速协议分析成功率低。
[0007] 如对100M以太网进行协议分析，100M以太网物理层信号频率为125MHz，而FPGA内 部采样时钟不超过400MHz，且采样时钟与100M以太网信号间的相位随机。因此在FPGA中对 100M以太网信息进行取样时，如果FPGA的采样点恰好位于数字信号的亚稳态区域，那么 FPGA提取的数据就是错误的，最终导致100M以太网协议分析失败；如果FPGA采样位置未在 亚稳态区域，那么提取的数据则符合物理层规范，但以太网一帧数据长度较大，只要提取数 据错误，就会导致分析失败，所以分析成功率低。
[0008] (3)固定的阈值灵敏度影响示波器功能实现。
[0009] 在"DAC+比较器"的方案中，阈值电平的灵敏度通过调节比较器的迟滞电压实现， 且迟滞电压的大小由比较器反馈电阻大小决定，所以无法根据输入信号噪声大小实现阈值 电平灵活调节，也就无法产生正确的数字信号，影响功能实现。如阈值电平灵敏度设置过 小，在边沿触发中会导致触发信号误产生;在频率测量中会导致测量数据错误;如阈值电平 设置过大，当信号幅度小于灵敏度电压时，比较器不能产生数字信号，使得频率测量不能实 现、没有触发信号产生。
[0010] (4)触发采集、协议分析、波形搜索3个功能使用同一阈值电平，影响示波器功能实 现。
[0011] 当示波器的通道输入标准12c协议信号时，且CH1为时钟信号、时钟频率1 OOKHz、 CH2为数据信号、电平标准为LVTTL，当按照如下步骤顺序操作时：
[0012] (a)设置触发条件为CH1上升时间大于800ns停止，阈值H为2.8V、阈值L为1.2V，即 比较器1阈值为2.8V、比较器5阈值为1.2V;
[0013 ] (b)设置标记条件为CH1上升沿，阈值CH2为3V，即比较器2阈值为3V;
[0014] (c)设置I2C协议分析参数为时钟CH1、数据CH2、7位地址模式，阈值CH1为1.5V、CH2 为1.4V，即比较器1的阈值为1.5V、比较器2的阈值为1.4V。
[0015] 因每一个通道只有一个比较器，所以阈值电平与最近的操作一致，即比较器1的阈 值为1.5V、比较器2的阈值为1.4V、比较器5阈值为1.2V。该方案使得触发模块和波形搜索模 块的阈值发生了改变，示波器没有按照用户给定的参数实现其功能，导致屏幕显示的内容 与用户设置参数不符。
【发明内容】
[0016] 本发明的目的在于克服现有技术的不足，提供一种数字示波器的模数信号转换装 置，采用"ADC+FPGA"技术方案，为每个功能模块独立进行阈值电平和阈值灵敏度设置，从而 提尚数字不波器的性能。
[0017] 为实现上述发明目的，本发明数字示波器的模数信号转换装置，包括一个阈值电 平控制器和N组ADC模块ADCi、降速模块Si和数字比较模块Ci，i = 1，2，…，N，其中阈值电平控 制器、降速模块Si、数字比较模块Ci均在FPGA中实现，每组ADC模块ADCi、降速模块Si和数字 比较模块匕对应一个输入信号通道；
[0018] 阈值电平控制器用于根据用户指令生成每个功能模块中每个通道对应的阈值电 平和阈值灵敏度电压，其中阈值电平记为V^，阈值灵敏度电压记为％，.其中 0 S g S 2X - U且％ > gg < 2、j = 1，2，…，M，M表示数字比较模块Ci中数字比 较器的数量，K表示ADC模块的位数；
[0019] ADC模块ADCi分别接收对应信号调理通道CHi的输入信号，转化为数字信号DATAi， 发送给对应降速模块S 1;
[0020] 降速模块Si对接收得到的数字信号DATAi进行降速得到数字信发送给 对应的数字比较比较模块Ci;
[0021] 数字比较模块Ci包括M个数字比较器cij，每个数字比较器cij接收数字信号S_ DATA，根据阈值电平心和阈值灵敏度电压 <对数字信号S_DAT&进行比较判断得到电平信 号，输入至对应的功能模块。
[0022]本发明数字示波器的模数信号转换装置，包括一个阈值电平控制器和N组ADC模 块、降速模块和数字比较模块，其中阈值电平控制器、降速模块、数字比较模块均在FPGA中 实现，每组ADC模块、降速模块和数字比较模块对应一个输入信号通道；阈值电平控制器根 据用户指令生成每个功能模块中每个通道对应的阈值电平和阈值灵敏度电压发送给对应 的数字比较模块，ADC模块对对应通道的输入信号进行模数转换，经降速模块降速后输入数 字比较模块，数字比较模块根据阈值电平和阈值灵敏度对降速后的数字信号进行比较判断 得到电平信号，输入至对应的功能模块进行处理。
[0023]本发明通过模数信号转换装置采用"ADC+FPGA"技术方案实现，可以提高所生成数 字信号的准确性，提高数字示波器的性能;实现了对各个功能模块阈值电平和阈值灵敏度 的独立设置，大大提高了数字示波器同时使用两个以上功能模块的准确度。
【附图说明】
[0024] 图1是现有技术中数字示波器模数信号转换装置结构图；
[0025] 图2是本发明数字示波器的模数信号转换装置的【具体实施方式】结构图；
[0026] 图3是本实施例中数字比较模块的结构图；
[0027] 图4是本实施例中各项功能模块的阈值电平示意图。
【具体实施方式】
[0028] 下面结合附图对本发明的【具体实施方式】进行描述，以便本领域的技术人员更好地 理解本发明。需要特别提醒注意的是，在以下的描述中，当已知功能和设计的详细描述也许 会淡化本发明的主要内容时，这些描述在这里将被忽略。
[0029]实施例
[0030] 图2是本发明数字示波器的模数信号转换装置的【具体实施方式】结构图。如图2所 示，本发明数字示波器的模数信号转换装置包括一个阈值电平控制器和N组ADC模块ADQ、 降速模块Si和数字比较模块Ci，i = 1，2，…，N，其中阈值电平控制器、降速模块Si、数字比较 模块Ci均在FPGA中实现。每组ADC模块ADCi、降速模块Si和数字比较模块Ci对应一个输入信 号通道。
[0031] 阈值电平控制器用于根据用户指令生成每个功能模块中每个通道对应的阈值电 平和阈值灵敏度电压，其中阈值电平记为V^，阈值灵敏度电压记为其中j = l，2,…，M，M 表示数字比较模块C冲数字比较器的数量。阈值电平Vu的取值范围满足0<K2k-1，阈值 灵敏度电压 < 的取值范围也满足〇 S -1:，且& > <，％+< < 2A%K表示ADC模 块的位数。阈值电平控制器将阈值电平和阈值灵敏度电压记为g发送给对应的数字比 较模块Ci。
[0032] ADC模块ADCi分别接收对应信号调理通道CHi的输入信号，转化为数字信号DATAi， 发送给对应降速模块Si。
[0033] 降速模块Si对接收得到的数字信号DATAi进行降速得到数字信发送给 对应的数字比较比较模块G。设置降速模块&是因为目前数字示波器一般采用高速采样，数 字信号DATAi的速率很高，会超出FPGA处理数据速率的上限，因此需要降速模块Si进行串并 转换，从而降低数字信号的速率，使其位于FPGA能够正常处理的数据速率范围之内。串并转 换的参数是根据数字示波器高速采样的具体参数来设置。
[0034] 数字比较模块Ci包括M个数字比较器cij，每个数字比较器cij接收数字信号S_ DATAi，根据对应的阈值电平Vij和阈值灵敏度电压0对数字信号S_DATAi进行比较判断得到 电平信号，从而将输入的模拟信号转换为经阈值电平比较判断后的数字信号，输入至对应 的功能模块。然后由各个功能模块根据电平信号进行后续处理。
[0035] 如图2所示，本实施例中功能模块包括触发模块5、协议分析模块6、波形搜索模块7 和频率测量模块8共计4个功能模块。对于触发模块5和波形搜索模块7,由于具体的触发方 式或波形搜索方式不同，需要一路或两路信号，即需要一组或两组阈值电平和阈值灵敏度 电压，其中触发和波形搜索需要两路信号的类型有:欠幅、斜率、上升/下降时间；需要一路 信号的类型有:边沿、序列、脉宽、逻辑、建立与保持时间违规、总线。如果要兼顾所有方式， 那么触发模块5和波形搜索模块7需要配置两个数字比较器，协议分析模块6和频率测量模 块8各需要一组阈值电平和阈值灵敏度电压，需要各自配置一个数字比较器。可知数字比较 器 Clj的数量是根据功能模块的具体设置来确定的，根据以上分析可知本实施例中每个数字 比较模块匕需要配置6个数字比较器，即M=6。
[0036] 图3是本实施例中数字比较模块的结构图。如图3所示，本实施例中数字比较模块 Ci的6个数字比较器中，数字比较器cu和c i2的电平信号输出至触发模块5,数字比较器ci3和 cl4的电平信号输出至波形搜索模块7,数字比较器c l5的电平信号输出至协议分析模块6,数 字比较器Cl6的电平信号输出至频率测量模块8。
[0037] 数字比较器Clj中的输出电平规则可以根据需要进行设置。本实施例中所采用的规 则如下：
[0038] (a)如果[似以一匕+巧，则数字比较器叫输出高电平1;
[0039] (b)如果巧，则数字比较器Cij输出低电平〇;
[0040] (c)如果<<[似珥<4 +巧，则数字比较器叫输出保持当前电平状态不 变。
[0041]为了更好地说明本发明的技术效果，采用一个具体实施例进行实验验证。本实施 例中数字示波器触发和波形搜索类型包括边沿、序列、脉宽、欠幅、逻辑、建立与保持时间违 规、斜率、上升/下降时间、总线等类型；协议分析类型包括1 2(：、3?1、1?-232、1^8、0411〇1-STD-1553B、I2S/LJ/RJ/TDM、LIN、以太网、FlexRay等；垂直方向有 10div、ADC分辨率为8bit。 下面以边沿触发、边沿波形特征搜索、i2c协议分析、cm频率测量为例进行以下操作(幅度档 为500mV/div)。
[0042]图4是本实施例中各项功能模块的阈值电平示意图。如图4所示，各功能模块的阈 值电平和阈值灵敏度设置如下：
[0043] 1)在触发菜单，设置触发类型为边沿、触发源为Cm、触发电平为2. IV、阈值灵敏度 为20mV;
[0044] 2)在波形搜索菜单，设置搜索类型为边沿、搜索通道为Oh、阈值电平为2.7V、阈值 灵敏度为40mV;
[0045] 3)在协议分析菜单，设置协议类型为I2C、类型为7bit地址、SDL输入为CH^SDA输入 为CH 2、SDL阈值电平为1.3V、SDA阈值电平为1.4V、SDL、SDA阈值灵敏度均为60mV;
[0046] 4)在频率测量菜单，设置测量通道Cm打开，阈值电平为2.3V，阈值灵敏度为40mV。 [0047] 本次实验验证中，ADC满量程对应信号最大幅度电压为500mV/div*10div = 5V，所 以数字比较模块&中的数字比较器C11的阈值电平Vn为107、阈值灵敏度Fj为1;数字比较模 块G中的数字比较器c13的阈值电平V13为137、阈值灵敏度!^为2;数字比较模块G中的数字 比较器c 15的阈值电平V15为66、阈值灵敏度巧为3，数字比较模块C2中的数字比较器c 25的阈 值电平V25为71、阈值灵敏度g为3;数字比较模块心中的数字比较器c16的阈值电平V 16为 117、阈值灵敏度U为2。
[0048]因此在本次实验验证中，数字比较模块&中的数字比较器cn输出电平规则如下： [0049] (a)如果S+DATAi^lOS，则数字比较器cn输出高电平1;
[0050] (b)如果S_DATAi< 106，则数字比较器cn输出低电平0;
[0051] (c)如果106<5_0六1心<108,则数字比较器cn输出保持当前电平状态不变。
[0052] 数字比较模块&中的数字比较器c13输出电平规则如下：
[0053] (a)如果S_DATAi彡139，则数字比较器c13输出高电平1;
[0054] (b)如果S+DATA^ 135，则数字比较器c13输出低电平0;
[0055] (c)如果135<5_0六1心<139,则数字比较器c13输出保持当前电平状态不变。
[0056] 数字比较模块&中的数字比较器c15输出电平规则如下：
[0057] (a)如果S_DATA069,则数字比较器c15输出高电平1;
[0058] (b)如果S_DATA<63,则数字比较器c15输出低电平0;
[0059] (c)如果63<5_0六了心<69,则数字比较器c15输出保持当前电平状态不变。
[0060]数字比较模块C2中的数字比较器c25输出电平规则如下：
[0061 ] (a)如果S_DATA2多74，则数字比较器c25输出高电平1;
[0062] (b)如果S_DATA2 < 68，则数字比较器c25输出低电平0;
[0063] (c)如果68<S_DATA2<74,则数字比较器c25输出保持当前电平状态不变。
[0064]数字比较模块&中的数字比较器c16输出电平规则如下：
[0065] (a)如果S_DATAi彡119，则数字比较器c 16输出高电平1;
[0066] (b)如果S_DATAi< 115，则数字比较器c16输出低电平0;
[0067] (c)如果115 < S_DATAi < 119，则数字比较器c16输出保持当前电平状态不变。
[0068] 触发模块根据1)中设置的触发参数从通道Cm的数字比较器cn输出的数字信号查 找符合条件的信号，如果找到则生成触发信号，否则不生成触发信号。
[0069] 波形搜索模块根据2)中设置的波形搜索参数从通道Cm的数字比较器c13输出的数 字信号查找符合条件的信号，如果找到则标记，否则不标记。
[0070] 协议分析模块根据3)中设置的协议分析参数从通道cm的数字比较器C15和CH2的 数字比较器c25输出的2路数字信号进行协议信息提取，并根据I2C协议规范进行分析。
[0071] 频率测量模块根据4)中设置的频率测量参数从通道Cm的数字比较器c16输出的数 字信号进行频率测量。
[0072]根据以上说明可知，本发明数字示波器的模数信号转换装置与现有的"DAC+比较 器"技术方案不同，可以总结为"ADC+FPGA"技术方案。以本实施例为例，4个功能模块需要的 数字信号均由FPGA内部的数字比较模块产生，那么4个数字比较模块可以使用同一个时钟， 因此产生的数字信号与比较器芯片的转换速率、电路延迟无关，同时数字比较模块与4个功 能模块均由FPGA实现，使用相同的时钟能够进一步减少计数误差，计数值与信号产生相关。 因此，本发明能够实现FPGA内部产生的数字信号更加准确，从而提高数字示波器的准确性。 [0073]假设以太网信号带宽为100M，信号速率125MHz，本实施例中采用采样率为5GSPS的 ADC模块，那么能够实现40倍的过采样，协议分析模块则可以对40个"0"、"1"数据进行分析， 而"DAC+比较器"的方案只能对不超过5个进行分析，所以对于高速协议信号，采用 本发明能够对协议分析模块提供更多的原始数据，使分析结果更加准确。
[0074]同时5GSPS的采样率表示每2个数据点之间的时间差为200ps，也就是经数字比较 模块转换后相邻的2个信号间的时间差为200ps。而"DAC+比较器"技术方案中波形 搜索信号最高频率则与波形搜索模块的时钟频率相关，目前F P G A内部系统时钟最高 400MHz，对应的时间分辨率为2.5ns。结合奈奎斯特采样定律，本发明能够实现更高频率的 波形搜索功能且搜索结果更加准确。
[0075] 此外，本发明中数字比较器阈值灵敏度电压可以根据波形质量由用户设置，对于 低信噪比的信号可以增大灵敏度电压，对于高信噪比的信号可以减小灵敏度电压。因此相 对于"DAC+比较器"技术方案，本发明的阈值灵敏度可以灵活设置，极大的方便用户观察感 兴趣波形。
[0076] 由于目前市场上的数字示波器大都采用"ADC+FPGA"来实现其功能模块，因此在现 有的数字示波器平台上很容易扩展实现本发明，升级容易，可以帮助生产企业节约成本。
[0077] 尽管上面对本发明说明性的【具体实施方式】进行了描述，以便于本技术领域的技术 人员理解本发明，但应该清楚，本发明不限于【具体实施方式】的范围，对本技术领域的普通技 术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些 变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。
【主权项】
1. 一种数字示波器的模数信号转换装置，其特征在于包括一个阈值电平控制器和N组 ADC模块ADCi、降速模块Si和数字比较模块Ci，i = l，2,…，N，其中阈值电平控制器、降速模块 Si、数字比较模块Ci均在FPGA中实现，每组ADC模块ADCi、降速模块Si和数字比较模块Ci对应 一个输入信号通道； 阈值电平控制器用于根据用户指令生成每个功能模块中每个通道对应的阈值电平和 阈值灵敏度电压，其中阈值电平记为Vij，阈值灵敏度电压记为，其中0<Vij<2K-l， -丨，且^>：^>，％+^ <2'j = 1，2,…，M，M表示功能模块的数量，K表示 ADC模块的位数； ADC模块ADQ分别接收对应信号调理通道Cm的输入信号，转化为数字信号DATA:，发送 给对应降速模块Si; 降速模块Si对接收得到的数字信号DATAi进行降速得到数字信发送给对应 的数字比较比较模块Ci; 数字比较模块Ci包括M个数字比较模块器cij，每个数字比较器cij接收数字信号S_ DATA:，根据阈值电平和阈值灵敏度电压^对数字信号S_DATAi进行比较得到电平信号， 从而将输入的模拟信号转换为经阈值电平比较判断后的数字信号，输入至对应的功能模 块。2. 根据权利要求1所述的模数信号转换装置，其特征在于，所述数字比较器Clj的比较规 则如下： (a) 如果（￡^珥2^ + ^1，则数字比较器叫输出高电平1; (b) 如果G，则数字比较器叫输出低电平0; (c) 如果匕-< < S __a47M, <匕+咬，则数字比较器Clj输出保持当前电平状态不变。
【文档编号】G01R13/02GK106053908SQ201610529765
【公开日】2016年10月26日
【申请日】2016年7月6日
【发明人】曾浩, 许波, 郭连平, 潘卉青, 张沁川, 蒋俊
【申请人】电子科技大学