电流检测电路的制作方法
【专利摘要】本发明题为电流检测电路。提供抑制在差动放大电路的输入端子间产生较大的电位差，从而能够防止输入晶体管的劣化的电流检测电路。差动放大电路具备将连接基极和源极的一对PMOS晶体管的源极作为输入端子并用于限制一对PMOS晶体管的栅极－源极间电压的钳位电路。
【专利说明】
电流检测电路
技术领域
[0001 ]本发明涉及检测流过负载的负载电流的电流检测电路。
【背景技术】
[0002]对现有的电流检测电路进行说明。
[0003 ]图4是专利文献I所示的现有的电流检测电路。现有的电流检测电路由以下部分构成:第I电阻器201;具有与第I电阻器201相同的温度特性的第2电阻器202;差动放大电路300 ； PMOS晶体管400 ；电阻元件500 ；以及负载600。
[0004]流过负载600的负载电流流过第I电阻器201，因第I电阻器201而产生电压降。差动放大电路300以使第2电阻器的电压降与第I电阻器的电压降相等的方式控制PMOS晶体管400的栅极。由此，生成由第I电阻器201与第2电阻器202的值之比和负载电流的值决定的检测电流，从PMOS晶体管的漏极输出。该检测电流流过电阻元件500，从而转换为电压信号而输出。
[0005]这样的电流检测电路为了将电压降抑制为较小，将电阻值较小的用于第I电阻器201。因而，差动放大电路300要求同相输入电压较宽，以在接近电源电压的输入电压下也能正常动作。
[0006]例如，在专利文献2公开了图5所示的、具备同相输入电压范围宽的差动放大电路的电压检测电路。差动放大电路300由PMOS晶体管301、302和NMOS晶体管351、352构成。
[0007]NMOS晶体管351及352的栅极共同连接，通过施加恒定的偏置电压Vbis，作为恒流源而进行动作。PMOS晶体管301及302电流镜连接，源极分别与差动放大电路300的同相输入端子及反相输入端子连接，作为差动放大电路300的输入部而进行动作。PMOS晶体管252作为基准电压电路而进行动作。PMOS晶体管251为输出晶体管，电压检测电路检测输出晶体管的输出电压Vout。
[0008]差动放大电路300根据同相输入端子与反相输入端子之间的电位差，在PMOS晶体管301及302的栅极一源极间电压产生差异，从输出端子输出对应于差电压的信号VDET。
[0009]现有技术文献专利文献
专利文献1:日本特开2007 — 241411号公报专利文献2:日本特开2007 —166444号公报。
【发明内容】
[0010]发明要解决的课题
然而，在现有的电流检测电路中，例如，在差动放大电路300的输入端子发生接地等的异常的情况下，有可能在输入端子之间产生过大的电位差。这样，对差动放大电路300的输入晶体管的栅极一源极间会施加过大的电压。已知PMOS晶体管在高温条件下若对栅极一源极间施加负的电压(栅极电位一源极电位<0)，则发生Ids、Vth等特性变化的称为NBTI的现象。由此，有差动放大电路的输入晶体管的特性发生变化，从而产生输入失调(offset)电压的担忧。其结果，存在电流检测电路的检测电流发生变化这一课题。
[0011]另外，在输入晶体管为栅极耐压低的元件的情况下，有元件特性劣化而产生输入失调电压的担忧。其结果，存在电流检测电路的检测电流发生变化这一课题。
[0012]本发明鉴于上述课题而成，提供一种具备即使在差动放大电路的输入端子之间产生较大的电位差也缓冲施加在输入晶体管的栅极一源极间的过大的电压，从而防止输入晶体管的特性变化、劣化的差动放大电路的电流检测电路。
[0013]用于解决课题的方案
为了解决现有的课题，本发明的电流检测电路采用如以下的结构。
[0014]一种电流检测电路，具备差动放大电路，该差动放大电路通过调整控制输出晶体管的电压来控制负载电流，从而生成基于与设置成与输出晶体管处于串联关系的电阻器相关联的电压的检测电流，该电流检测电路通过监视检测电流的值来检测负载电流的值，差动放大电路具备将连接基极(bulk)和源极的一对PMOS晶体管的源极作为输入端子并用于限制一对PMOS晶体管的栅极一源极间电压的钳位电路。
[0015]发明效果
依据本发明的电流检测电路，在差动放大电路的输入端子之间产生过大的电位差的情况下，也能缓冲施加在差动放大电路的输入晶体管的栅极一源极间的过大的电压。由此，能够防止差动放大电路的输入晶体管的特性变化、劣化造成的输入失调电压的发生，从而能够提供精度良好的电流检测电路。
【附图说明】
[0016]图1是本实施方式的电流检测电路的电路图。
[0017]图2是示出本实施方式的电流检测电路的差动放大电路的一个例子的电路图。
[0018]图3是示出本实施方式的电流检测电路的差动放大电路的其他例子的电路图。
[0019]图4是电流检测电路的电路图。
[0020]图5是现有的差动放大电路的电路图。
【具体实施方式】
[0021]以下，参照附图，对本发明的电流检测电路进行说明。
[0022]图1是本实施方式的电流检测电路的电路图。电流检测电路由以下部分构成:接地端子100;电源端子110;输出端子180;具有相同的温度特性的第I电阻器201及第2电阻器202;差动放大电路300;以及PMOS晶体管400。
[0023]第I电阻器201将一端与电源端子110连接，将另一端与差动放大电路300的第I输入端子150和输出晶体管401的源极连接。第2电阻器202将一端与电源端子110连接，另一端与差动放大电路300的第2输入端子160和PMOS晶体管400的源极及基极连接。输出晶体管401将漏极与负载600连接，并将栅极与控制端子130连接。PMOS晶体管400将栅极与差动放大电路300的输出端子170连接，并将漏极与电流检测电路的输出端子180连接。
[0024]关于本实施方式的电流检测电路，说明经由输出晶体管401使电流从电源端子110流过负载600的高侧开关的、检测输出晶体管401的过电流的结构。
[0025]图2是示出本实施方式的电流检测电路的差动放大电路的一个例子的电路图。差动放大电路300由以下部分构成:第I输入端子150;第2输入端子160;输出端子170;—对输入晶体管301、302;第I恒流源361;第2恒流源362;以及钳位电路310。钳位电路310由PMOS晶体管311、312和电阻元件313构成。
[0026]输入晶体管301将基极和源极与第I输入端子150连接。输入晶体管302将基极和源极与第2输入端子160连接。第I恒流源361将一端与接地端子连接，并将另一端与输入晶体管301的漏极和输出端子170连接。第2恒流源362将一端与接地端子连接，并将另一端与输入晶体管302的漏极及栅极连接。钳位电路310将第I端子与输入晶体管301的源极连接，将第2端子与输入晶体管301的栅极连接，并将第3端子与第2恒流源362的另一端连接。
[0027]PMOS晶体管312将源极和基极与第I端子连接，并将栅极和漏极与PMOS晶体管311的源极和基极连接。PMOS晶体管311将栅极和漏极与第2端子连接。电阻313连接在第2端子与第3端子之间。
[0028]接着，对具备图2的差动放大电路的电流检测电路的动作进行说明。
[0029]在输出晶体管401导通的状态下，若对负载600流过负载电流则对第I电阻器201也流过相等的电流，并通过第I电阻器201的电阻值和负载电流的值而产生电压降。差动放大电路300以使第2电阻器202的电压降与第I电阻器201的电压降相等的方式控制PMOS晶体管400的栅极，从而调整流过第2电阻器202的电流。其结果，取决于第I电阻器的电阻值与第2电阻器的电阻值之比和负载电流的电流值的检测电流经由PMOS晶体管的漏极而从输出端子180输出。
[0030]此时，差动放大电路300的输入晶体管301及302的栅极一源极间的电压为Vth+Vov。因而，钳位电路310的PMOS晶体管311和312均处于截止，因此钳位电路310不会妨碍电流检测动作。
[0031]如以上那样，如果响应检测到的负载电流的值而调整与输出晶体管401的栅极连接的控制端子130的电压，则能够以使负载电流不会成为一定值以上的方式进行控制。另外，如果将控制端子130的电压设为使输出晶体管401截止，则能够停止负载电流。
[0032]接着，说明差动放大电路300的第I输入端子150接地的情况下的动作。
[0033]若设差动放大电路300的第2输入端子160无异常且为接近电源电压的电压，则在第I输入端子150与第2输入端子160之间产生过大的电压差。此时，输入晶体管302的栅极和漏极连接，漏极电流成为恒流源362，因此栅极一源极间的电压为Vth + Vov(栅极电位一源极电位<0)。因而，对输入晶体管302的栅极一源极间不会施加过大的电压。
[0034]另一方面，通过构成钳位电路310的PMOS晶体管311的漏极一基极间的寄生二极管，输入晶体管301的栅极一源极间的电压限制在寄生二极管的正向电压(栅极电位一源极电位>0)。因此，对输入晶体管301的栅极一源极间不会施加过大的电压。因而，能够防止差动放大电路300的输入晶体管的特性变化、劣化造成的输入失调电压的产生。
[0035]接着，说明差动放大电路300的第2输入端子160接地的情况下的动作。
[0036]若设差动放大电路300的第I输入端子150无异常且为接近电源电压的电压，则在第I输入端子150与第2输入端子160之间产生过大的电压差。此时，输入晶体管302的栅极和漏极连接，因此通过自身的漏极一基极间的寄生二极管而栅极一源极间的电压限制在寄生二极管的正向电压(栅极电位一源极电位>0)。因而，对输入晶体管302的栅极一源极间不会施加过大的电压。另一方面，构成钳位电路310的PMOS晶体管311及312导通，但是由于具备限制电流的电阻元件313，输入晶体管301的栅极一源极间的电压限制在2X(Vth+Vov)(栅极电位一源极电位<0)。因而，对输入晶体管301的栅极一源极间不会施加过大的电压。因而，能够防止差动放大电路300的输入晶体管的特性变化、劣化造成的输入失调电压的产生。
[0037]如以上说明的那样，差动放大电路300即使第I输入端子150或第2输入端子160接地，也不会在输入晶体管301及302的栅极一源极间施加过大的电压，而能够防止输入晶体管301及302的特性变化、劣化造成的输入失调电压的产生，从而能够提供精度良好的电流检测电路。
[0038]此外，说明了钳位电路310中连接栅极和漏极的两个PMOS晶体管与电阻元件串联连接，但是串联连接PMOS晶体管的元件数并不限于此。既可为串联连接3个以上PMOS晶体管的结构，也可为阈值电压高的I个PMOS晶体管。只要通常时不妨碍电流检测电路的动作，而在异常时能够将输入晶体管的栅极一源极间电压限制在期望的值以内的结构即可。
[0039]图3是示出本实施方式的电流检测电路的差动放大电路的其他例子的电路图。
[0040]钳位电路310由PMOS晶体管314和315构成。PMOS晶体管314将栅极和源极和基极与第2输入端子160连接，并将漏极与第I输入端子150连接。PMOS晶体管315将栅极和源极和基极与第I输入端子150连接，并将漏极与第2输入端子160连接。
[0041]接着，对具备图3的差动放大电路的电流检测电路的动作进行说明。
[0042]通常状态的动作与具备图2的差动放大电路的电流检测电路相同。差动放大电路300的第I输入端子150的电压成为与第2输入端子160的电压大致相等。因而，由于构成钳位电路310的PMOS晶体管314、315处于截止，所以不会妨碍电流检测动作。
[0043]接着，说明差动放大电路300的第I输入端子150接地的情况下的动作。
[0044]此时，因PMOS晶体管315的基极一漏极间的寄生二极管而第I输入端子150与第2输入端子160之间的电压限制在寄生二极管的正向电压。因而，输入晶体管301及302的栅极一源极间的电压成为比正向电压更小的电压。因而，能够防止输入晶体管的特性变化、劣化造成的输入失调电压的产生。
[0045]接着，说明差动放大电路300的第2输入端子160接地的情况下的动作。
[0046]此时，因PMOS晶体管314的基极一漏极间的寄生二极管而第I输入端子150与第2输入端子160之间的电压限制在寄生二极管的正向电压。因而，输入晶体管301及302的栅极一源极间的电压成为比正向电压更小的电压。因而，能够防止输入晶体管的特性变化、劣化造成的输入失调电压的产生。
[0047]如以上说明的那样，即使差动放大电路300的第I输入端子150或第2输入端子160接地，对输入晶体管301及302的栅极一源极间也不会施加过大的电压，而能够防止输入晶体管301及302的特性变化、劣化造成的输入失调电压的产生，从而能够提供精度良好的电流检测电路。
[0048]此外，第I电阻器201和第2电阻器202不会受电阻限制。例如，为MOS晶体管的导通电阻也能得到同样的效果。
[0049]标号说明
100 接地端子 110 电源端子201,202 电阻器300 差动放大电路310 钳位电路。
【主权项】
1.一种电流检测电路，具备差动放大电路，所述差动放大电路通过调整控制输出晶体管的电压来控制负载电流，从而生成基于与设置成与所述输出晶体管处于串联关系的电阻器相关联的电压的检测电流，所述电流检测电路通过监视检测电流的值来检测所述负载电流的值，其特征在于， 所述差动放大电路具备将连接基极和源极的一对PMOS晶体管的源极作为输入端子并用于限制所述一对PMOS晶体管的栅极一源极间电压的钳位电路。2.如权利要求1所述的电流检测电路，其特征在于， 所述钳位电路由连接栅极和漏极的至少一个MOS晶体管与电阻元件的串联电路构成， 利用由所述MOS晶体管的漏极一基极间的寄生二极管及所述电阻元件限制漏极电流的所述MOS晶体管的栅极一源极间的电压，来限制所述一对PMOS晶体管的栅极一源极间电压。3.如权利要求1所述的电流检测电路，其特征在于， 所述钳位电路由连接栅极和源极和基极并且互相与另一个以相反方向并联连接的两个MOS晶体管构成， 利用所述两个MOS晶体管的寄生二极管，来限制所述一对PMOS晶体管的栅极一源极间电压。
【文档编号】G01R19/00GK106066419SQ201610245937
【公开日】2016年11月2日
【申请日】2016年4月20日 公开号201610245937.4, CN 106066419 A, CN 106066419A, CN 201610245937, CN-A-106066419, CN106066419 A, CN106066419A, CN201610245937, CN201610245937.4
【发明人】五十岚敦史, 大塚直央, 杉浦正一
【申请人】精工半导体有限公司