芯片测试控制电路的制作方法
【专利摘要】本实用新型公开一种芯片测试控制电路，在IC的众多pin脚里面找到三个默认状态为输入状态的pin脚，一个默认状态为输出状态的pin脚，然后找到一个IC的按键复位pin脚，利用这些现有的IC pin脚，再配合组合逻辑模块、状态机及状态译码逻辑模块，进行测试控制，不需要设计专门的测试pin脚；不占用pin脚资源，有利于降低IC设计成本；通过配合一套专用的编码/译码电路来产生各种测试模式，且测试模式之间的转换需要经过一个清零过程，不是直接转换，因此各种测试模式是安全可靠的；测试模式产生电路与IC内部功能电路之间没有关系，不会造成IC信息泄露。
【专利说明】
芯片测试控制电路
技术领域
[0001]本实用新型涉及电子电路和测试技术领域，具体涉及一种芯片测试控制电路。【背景技术】
[0002]在SoC设计中，由于系统越来越庞大，集成度越来越高，导致芯片的制造变得越来越困难。相应的，芯片良率也变得越来越低，成本也变得越来越高。那么，如何有效的提高生产良率，降低生产成本就变得非常重要了。通常在考虑芯片功能设计的同时，为芯片也设计一套测试系统，能够在芯片生产出来后及时快速的测试芯片每部分的电路是否正常生产。
[0003]目前，受限于1C设计规模，1C测试变得越来越困难。通常芯片在设计时都会为1C测试设计专用的测试引脚，这些引脚只在1C测试的时候才会用到，在1C正常工作的时候这些引脚是没有用的。这样一来，就会造成1C引脚资源的浪费，甚至可能因为设计这些测试专用引脚而造成1C面积的增大，从而增加1C设计成本。更有甚者，这些1C测试引脚的存在也会带来一些风险和安全隐患。
[0004]所以，设计一套既简单易用、又不会带来ic资源的浪费、也不会带来ic成本的增加的1C测试模式电路，就变得非常有意义了。【实用新型内容】
[0005]本实用新型针对现有1C测试技术中存在的专用测试pin脚带来1C资源浪费以及可能的1C成本的增加这一问题，提出了一种芯片测试控制电路。本实用新型由以下技术方案实现:
[0006]—种芯片测试控制电路，属于芯片自身的一部分，所述芯片包括三个默认状态为输入状态的pin脚、一个按键复位pin脚和一个上电复位信号端P0R;其特征在于:该芯片测试控制电路包括组合逻辑模块、状态机及状态译码逻辑模块，所述芯片的三个默认状态为输入状态的pin脚分别复用为测试控制用的TST_CK脚，TST_EN脚，TST_IN脚，所述芯片的一个按键复位pin脚复用为测试控制用的?_1?1'脚;组合逻辑模块的复位端连接所述P_RST脚， 控制使能端连接所述TST_EN脚;状态机的上电复位端连接所述电复位信号端P0R，信号输入端连接组合逻辑模块的信号输出端，数据输入端连接所述TST_IN脚，时钟输入端连接所述 TST_CK脚;状态译码逻辑模块的上电复位端连接所述电复位信号端P0R，状态输入端连接状态机的输出端，数据输入端连接所述TST_IN脚，时钟输入端连接所述TST_CK脚，状态机反馈信号输出端连接状态机的反馈信号输入端，至少一个测试状态使能信号输出端分别连接芯片内被测试的各功能模块。
[0007]作为具体的技术方案，所述芯片的上电复位信号端P0R为芯片的一个外部上电复位信号引脚。
[0008]作为具体的技术方案，所述芯片的上电复位信号端P0R为芯片的一个内部上电复位信号端口。
[0009]作为进一步的技术方案，芯片包括一个默认状态为输出状态的pin脚，复用为测试控制用的TST_OUT脚;所述状态译码逻辑模块还具有测试控制输出端，连接芯片的所述TST_ OUT 脚。
[0010]作为具体的技术方案，所述组合逻辑模块的具体逻辑为^P_RST信号为1或TST_ EN为1时，状态机输入信号1为一个同步逻辑清零信号，将测试模式状态机复位到初始状态； iP_RST为0，且TST_EN为0时，测试模式状态机开始根据输入TST_IN以及状态机反馈信号开始进行状态转换。
[0011]作为具体的技术方案，所述状态译码逻辑模块的状态译码逻辑为:状态译码逻辑是根据状态机状态以及输入信号TST_IN，将输入的串行信号采样，得到测试模式的命令序列，然后根据命令序列的值来判断哪一种测试模式使能信号有效。
[0012]本实用新型的有益效果在于:利用现有的IC pin脚，不需要设计专门的测试pin 脚;不占用pin脚资源，有利于降低1C设计成本;设计了一套专用的编码/译码电路来产生各种测试模式，且测试模式之间的转换需要经过一个清零过程，不是直接转换，因此各种测试模式是安全可靠的;测试模式产生电路与1C内部功能电路之间没有关系，不会造成1C信息泄露。【附图说明】
[0013]图1为本实用新型实施例提供的芯片测试控制电路的框图。
[0014]图2为本实用新型实施例提供的芯片测试控制电路中状态机的状态转换示意图。
[0015]图3为本实用新型实施例提供的测试控制方法中测试模式使能信号TSTM0D产生以及输入编码的示意图。
[0016]图4为本实用新型实施例提供的测试控制方法中测试模式读出过程的示意图。 【具体实施方式】[0〇17]对于一颗1C来说，pin脚是实现1C功能的基础，1C的供电通过pin脚连接到外部电源，外挂设备也是通过1C的pin脚连接来实现的。在1C测试的时候，测试信号也是通过1C的 pin脚来输入或输出的。而1C的pin脚一般有一个默认状态，S卩pin脚是默认输入状态，或默认为输出状态，或者是默认为高阻状态(既不是输入状态也不是输出状态)。对于本实用新型来说，需要在1C的众多pin脚里面找到三个默认状态为输入状态的pin脚，一个默认状态为输出状态的pin脚，然后找到一个1C的按键复位pin脚(一般的1C都会有这些pin脚)。
[0018]如图1所示，本实施例提供的芯片测试控制电路，其属于芯片自身的一部分，包括组合逻辑模块、状态机及状态译码逻辑模块，所述芯片的三个默认状态为输入状态的pin脚分别复用为测试控制用的TST_CK脚，TST_EN脚，TST_IN脚，所述芯片的一个按键复位pin脚复用为测试控制用的P_RST脚，默认状态为输出状态的pin脚复用为测试控制用的TST_0UT 脚。
[0019]组合逻辑模块的复位端连接所述P_RST脚，控制使能端连接所述TST_EN脚;状态机的上电复位端连接所述电复位信号端P0R，信号输入端连接组合逻辑模块的信号输出端，数据输入端连接所述TST_IN脚，时钟输入端连接所述TST_CK脚;状态译码逻辑模块的上电复位端连接所述电复位信号端P0R，状态输入端连接状态机的输出端，数据输入端连接所述 TST_IN脚，时钟输入端连接所述TST_CK脚，状态机反馈信号输出端连接状态机的反馈信号输入端，至少一个测试状态使能信号输出端分别连接芯片内被测试的各功能模块，所述状态译码逻辑模块还具有测试控制输出端，连接芯片的所述TST_OUT脚。本实施例中，上电复位信号端POR为芯片的一个内部上电复位信号端口，对于芯片领域来说，该上电复位信号端 POR也可以为芯片的一个外部上电复位信号引脚。
[0020] 状态机输入信号1则由输入pir^ipP_RST和TST_EN通过组合逻辑产生。这个组合逻辑模块的具体逻辑为:iP_RST信号为1或TST_EN为1时，状态机输入信号1为一个同步逻辑清零信号，将测试模式状态机复位到初始状态；iP_RST为0，且TST_EN为0时，测试模式状态机开始根据输入TST_IN以及状态机反馈信号开始进行状态转换，状态机的状态转换示意图如图2所示。
[0021]其中，如图1所示，状态机反馈信号是根据状态机的状态进行译码得到的多个信号的组合，对于状态机来说是在不同状态之间转换的每个不同的跳转条件。同时，各个测试模式使能信号也是根据状态机的状态译码得到的。状态译码逻辑描述如下:状态译码逻辑是根据状态机状态以及输入信号TST_IN，将输入的串行信号采样，得到测试模式的命令序列 WR[5:0]，然后根据WR[5:0]的值来判断哪一种测试模式使能信号有效。所以，所有的测试模式使能信号之间是互斥的，即任一时刻，只可能有一个测试模式使能信号为高，表示有效， 其他测试模式使能信号都为〇,表示无效。在P_RST pin脚输入从0变成1之后，整个chip就会根据这些测试模式使能信号开始各模块的测试了。
[0022]以上可知，上述实施例中列出了一种编码方式。实际上，通过对编码电路进行调整，还有多种不同的编码方式可以选择，但基本思想都是基于上述提到的利用1C已有的默认为输入pin，再结合一定的编码电路来实现测试模式产生电路。好处是不需要专门的测试 pin脚，不会带来1C成本的增加，同时容易实现测试目的，并且由于测试模式电路与1C内部功能电路没有任何关系，也不用担心会造成信息泄露。[〇〇23]本实施例通过采样TST_IN上的串行输入信号以及对状态机的状态进行译码判断， 状态机就可以根据不同的情况进行状态跳转，完成各个测试模式使能信号的清零(0)或置位(1)，从而让1C退出或进入某种测试模式。下面是具体的1C测试控制方法实现。
[0024]按键复位pir^ipP_RST，默认状态为上拉高电平，在低电平时表示对1C进行复位。而 TST_CK表示输入时钟，TST_EN表示控制使能信号，TST_IN表示输入数据。当P_RST信号为低时，除测试模式状态机外，系统其他部分的电路处于复位状态。通过TST_CK引脚将外部时钟灌入，而TST_EN和TST_IN则在TST_CK的上升沿被采样输入状态机。结合图3所示，当TST_EN 信号为高电平时，状态机处于IDLE状态，各测试模式信号保持不变。当TST_EN信号为低电平时，状态机通过采样TST_IN信号变化，通过不同的编码组合，产生不同的测试模式使能信号。这些测试模式使能信号只能通过状态机采样TST_IN上的特定的编码才能撤销，这就保证了 1C在进入测试模式后的稳定性。当进入了某种测试模式后，将TST_EN信号变成高电平， 然后将P_RST信号上也输入高电平，即可以开始1C功能的测试了。下面以一种扫描链测试模式的编码为例来进行说明。[〇〇25]图3中列出了一种测试模式使能信号(以信号TSTM0D表示)的产生过程。其中，P0R 表示上电复位信号，低有效;P_RST表示外部按键复位信号，也是低有效;TST_EN、TST_CK、 TST_IN分别为上述输入pin脚信号;TST_0UT为输出pin脚信号，属于debug用途，只在验证测试模式使能信号是否正确的时候用到，在实际操作中不需要用到。可以看到，当输入信号TST_IN按照一定的编码规律输入时，测试模式状态机根据输入信号TST_IN在变化。当一个特定的完整的编码序列输入完成后，测试模式使能信号TSTMOD根据图1中的WR[5:0]的值进行译码，会由低电平变成了高电平，表示1C进入了此种测试模式，而WR[5:0]只是截取的写入序列中的特定位置的值。然后将?_1?1'信号由低电平输入变成高电平输入之后，就可以开始此种测试模式下的测试操作了。
[0026]值得注意的是，内部状态机的状态变化以及各状态之间的转换关系也需要定义清楚，否则，状态机容易出错，会对1C的测试带来不便。下面是本实用新型对于状态机以及测试模式之间变化的一些说明:[〇〇27] 一、测试模式使能信号如何清零:[〇〇28] 1.1、通过P0R清除。P0R是上电复位信号，上电完成前，P0R信号为低电平，表示复位状态，所有测试模式使能信号为〇;上电完成之后，P0R信号变成高电平，复位撤销。[〇〇29]1.2、通过Pin Reset(P_RST)信号以及输入特定的序列:[〇〇3〇] 1.2a、将Pin Reset(P_RST)下拉成低电平。
[0031] 1.2b、将TST_EN的输入从1变成0.[〇〇32] 1.2c、从TST_I_|l入18’bl01010101010000001序列，这会将所有的测试模式使能信号清零。[〇〇33] 1.2d、释放Pin Reset(P_RST)，使之变成高电平。[〇〇34]二、不同的测试模式之间如何变化:[〇〇35]2.1、前面一种测试模式清零；
[0036]2.2、将？丨111^86以？_1?1')下拉成低电平；[〇〇37]2.3、将了3!'_￡_勺输入从1变成0;[〇〇38]2.4、从TST_IN输入目标测试模式数据序列，新测试模式使能信号从0变成1，进入新测试模式；[〇〇39]2.5、释放？丨111^86以？_1?1')，使之变成高电平。
[0040]此外，为了检验写入的测试模式是否正确，本实施例还定义了一种测试模式读出状态命令，读出状态如图4所示。[0041 ]从图3和图4中我们可以注意到，图3是写入数据序列，产生测试模式指示信号，图4 是通过输入特定数据序列，将测试模式的状态串行读出来，从TST_0UT脚放出来进行检验， 以确认测试模式使能信号是否正确。另外，需要特别提醒的是，从一种测试模式进入另一种测试模式(根据图1中WR[3:0]的值进行译码决定)，都必须先将前一种写入的测试模式使能信号清除，然后再写入新的测试模式序列才行。而清除的方式上面也提到了，有两种方式: 上电复位信号P0R为〇或在TST_EN信号为0、P_RST为0、P0R为1的时候在TST_IN上输入18’ bl01010101010000001序列，这个数据序列与TST_CK上升沿同步。
[0042]以上所述实施例仅表达了本申请的几种典型实施方式，其描述较为具体和详细， 但并不能因此而理解为对本申请专利范围的限制。应当指出的是，对本领域的技术人员来说，在不脱离本申请的构思前提下，所做出的若干变形或改进，都属于本申请的保护范围。
【主权项】
1.一种芯片测试控制电路，属于芯片自身的一部分，所述芯片包括三个默认状态为输 入状态的pin脚、一个按键复位pin脚和一个上电复位信号端POR;其特征在于:该芯片测试 控制电路包括组合逻辑模块、状态机及状态译码逻辑模块，所述芯片的三个默认状态为输 入状态的pin脚分别复用为测试控制用的TST_CK脚，TST_EN脚，TST_IN脚，所述芯片的一个 按键复位pin脚复用为测试控制用脚;组合逻辑模块的复位端连接所述P_RST脚，控 制使能端连接所述TST_EN脚;状态机的上电复位端连接所述电复位信号端POR，信号输入端 连接组合逻辑模块的信号输出端，数据输入端连接所述TST_IN脚，时钟输入端连接所述 TST_CK脚;状态译码逻辑模块的上电复位端连接所述电复位信号端POR，状态输入端连接状 态机的输出端，数据输入端连接所述TST_IN脚，时钟输入端连接所述TST_CK脚，状态机反馈 信号输出端连接状态机的反馈信号输入端，至少一个测试状态使能信号输出端分别连接芯 片内被测试的各功能模块。2.根据权利要求1所述的芯片测试控制电路，其特征在于，所述芯片的上电复位信号端 POR为芯片的一个外部上电复位信号引脚。3.根据权利要求1所述的芯片测试控制电路，其特征在于，所述芯片的上电复位信号端 POR为芯片的一个内部上电复位信号端口。4.根据权利要求1所述的芯片测试控制电路，其特征在于，所述芯片包括一个默认状态 为输出状态的pin脚，复用为测试控制用的TST_OUT脚;所述状态译码逻辑模块还具有测试 控制输出端，连接芯片的所述TST_OUT脚。5.根据权利要求1至4任意一项所述的芯片测试控制电路，其特征在于，所述组合逻辑 模块的具体逻辑为:iP_RST信号为1或TST_EN为1时，状态机输入信号1为一个同步逻辑清 零信号，将测试模式状态机复位到初始状态；iP_RST为0，且TST_EN为0时，测试模式状态机 开始根据输入TST_IN以及状态机反馈信号开始进行状态转换。6.根据权利要求1至4任意一项所述的芯片测试控制电路，其特征在于，所述状态译码 逻辑模块的状态译码逻辑为:状态译码逻辑是根据状态机状态以及输入信号TST_IN，将输 入的串行信号采样，得到测试模式的命令序列，然后根据命令序列的值来判断哪一种测试 模式使能信号有效。
【文档编号】G01R31/28GK205656280SQ201620512448
【公开日】2016年10月19日
【申请日】2016年5月30日 公开号201620512448.6, CN 201620512448, CN 205656280 U, CN 205656280U, CN-U-205656280, CN201620512448, CN201620512448.6, CN205656280 U, CN205656280U
【发明人】不公告发明人
【申请人】珠海市一微半导体有限公司