电子计数器电路的制作方法

专利名称：电子计数器电路的制作方法
技术领域：
本发明涉及一种电子计数器电路和一种电路。
技术背景通常用来测量时间的电子计数器电路是通过时钟信号来计时 的。计数器电路的时间分辨率取决于时钟信号的循环周期，即取决于 时钟信号的相关基频。不过，不仅计数分辨率随着时钟频率增大而增 大，而且时钟信号发生器的功耗也会随之增大。美国专利6， 388,492 B2公开了一种时钟发生电路，它包括用于 产生预定频率的多相时钟的多相时钟发生电路、用于通过使用至少一 部分多相时钟来产生多个不重叠脉冲的脉冲发生电路、和用于获得多 个不重叠脉冲的"或"运算结果的电路，从而该时钟发生电路产生与 多相时钟的频率不具有简单整体多重比(simple whole multiple ratio)关系的时钟，或者产生具有较高频率而不会引起功耗增加和 芯片面积增加的时钟。因此，产生了一种具有与多相时钟不同的频率 的时钟。发明内容本发明的目的是提供一种电子计数器电路，它提供与相对高的 时钟频率相关的时钟分辨率而无需承受与该相对高的时钟频率相关的相对高的功耗。根据本发明，上述目的通过包括以下部分的电子计数器电路来 实现时钟发生器，用于产生多个时钟信号，每个时钟信号具有相同 的循环周期并彼此被相移开；采样装置，用于在数字信号的第一特征 信号出现之时的第一时刻对时钟信号采样；以及计算装置，用于根据 在第一时刻的时钟信号并根据在第二时刻的时钟信号来计算在第一5时刻和比所述第一时刻晚的第二时刻之间经过的时间。第二时刻可以是当前时刻，从而根据本发明的计数器电路以正在进行的方式测量从第一特征信号部分出现以来己经过的时间。第一特征信号部分可以特别地是数字信号的上升沿或下降沿。特征信号部分还可以是数字信号的最小值或最大值。根据本发明的计数器电路在数字信号的特征信号部分出现时开始计数。然后，采样装置例如采样保持装置或锁存电路在该时刻(即第一时刻)对实际时钟信号采样。为了得到时钟信号的所有状态，有时可以仅对一些时钟信号进行采样。在每个时钟信号相 对其前一个时钟信号滞后相同的时间段的情况下尤为如此。例如，如果使用四个时钟信号并且每个时钟信号相对其前一时钟信号滞后它 们循环周期的四分之一 (即90° )，则这四个时钟信号定义了四个 不同状态。不过，如果测定了两个连续时钟信号的状态，也可以确定 这四个不同的状态。如果假设根据本发明的计数器装置确定从第一特 征信号部分出现以来已经过的时间，则第二时刻就是当前时刻。于是， 必须测定时钟信号当前状态与时钟信号在第一时刻的特征信号部分 的状态之间的关系。如果计算装置仅根据在这两个时刻处的时钟信号确定这两个时 刻之间的时间，则最大计数值将会对应于一个比时钟信号循环周期短 的时间。在根据本发明的计数器电路的有限版本中，计数器电路因而 包括一个由时钟信号之一计时并根据该时钟信号产生计数值的计数 器装置。该计算装置还构造来根据对应时钟信号和根据计数器装置的 计数值来确定这两个时刻之间的时间。时钟发生器产生多个时钟信号。该时钟发生器尤其还包括用于产生基准时钟信号的振荡器以及用于根据基准时钟信号产生多个时钟信号的信号处理装置。该时钟发生器还可以是环形振荡器。根据本发明的计数器电路可以用于测量数字信号的两个特征信号部分之间的时间。因而，第二特征信号部分滞后于第一特征信号部 分，并且根据本发明的电路包括用于在数字信号的第二特征信号部分 出现时(即第二时刻)对时钟信号采样的装置。第二特征信号部分特 别地可以是数字信号的上升沿或下降沿或者数字信号的最大值或最小值。根据本发明的计数器电路特别地可以是包括了用于对数字信号 采样的附加采样电路的电路的一部分。这样的电路例如是可以用在RFID标签或智能卡中的应答器。当这种应答器接受数字信号时，它必须估计相关联阅读器的数据传输率。为此，数字信号可以具有前缀 信号部分和主数据部分。前缀部分可以具有在第二信号特征部分前面 的第一特征信号部分。两个特征部分之间的时间包括关于应答器数据 传输率的信息。然后，根据本发明的电子电路优选地构造来使用本发 明的计数器电路估计这两个特征信号部分之间的时间。尤其提供了采 样电路(可以是采样保持电路)对数字信号的主数据部分采样。由于 根据本发明的计数器电路确定了时钟信号在数字信号的第一特征信 号部分的时刻的状态，因此有利的是选择其上升沿紧随该时间点之后 的时钟信号来作为采样电路的时钟采样信号。因而，根据本发明的计 数器电路不只是提供具有通常与更高时钟频率相关联的特定分辨率 的计数器，还提供了具有比实现特定同步误差通常所需时钟频率更低 的时钟频率的用于采样电路的时钟采样信号。提供发送器与接收器之间符合要求的数据传输需要这种同步。 通常，当在发送器与接收器之间传输数据时，接收器的内部时钟与发 送器的内部时钟同步。否则，接收器的采样装置将会在不正确的时间 点对传输的数据采样，导致传输错误。应当注意，无论传输通道的物 理性质如何，对于具有独立内部时钟的任何发送器/接收器组合都会 发生所述问题。这表明对于使用声、光、无线电波以及任何其它介质 来传输数据都会同样地发生该问题。通过下述非限制性的示例，本发明的这些和其它方面将会明显 并被阐明。


在附图中，图1示出时钟发生器的实施例；图2示出由图1的时钟发生器得到的时钟信号；图3到图5示出根据本发明的计数电路的实施例；图6示出与图5的计数电路相关联的时钟信号；图7示出说明图5的计数电路的功能性的表格；图8示出根据本发明的计数电路的另一实施例；图9是可以与图8的计数电路一同操作的采样电路；图IO示出说明图8的计数电路的功能性的表格；和图11到图13示出时钟发生器的另一实施例。
具体实施方式
在图1中示出了具有环形振荡器1形式的时钟发生器的第一实 施例。该环形振荡器1产生第一时钟信号21、第二时钟信号22、第 三时钟信号23和第四时钟信号24。图2中示出的四个时钟信号21-24 是脉冲信号，并分别具有相同循环周期T和相同基频。环形振荡器l 包括第一延迟元件2、第二延迟元件3、第一反相器4、第二反相器5 和第三反相器6。第一时钟信号21出现在第一反相器4的输出端， 该输出端连接到第一延迟元件2的输入端。第一延迟元件2把第一时 钟信号21延迟一个固定的时间段T/4，对应于9(T的相移。第二时 钟信号22出现在第一延迟元件2的输出端。连接在第一延迟元件2 的下游的第二延迟元件3把第二时钟信号22延迟固定的时间段T/4， 对应于另一 90°的相移。第二延迟元件3的输出端连接到第一反相 器4的输入端，闭合了该环形振荡器1的回路。第二反相器5连接到第一反相器4的输出端下游并通过把第一 时钟信号21反向来产生第三时钟信号23。第三反相器6连接到第一 延迟元件2的输出端下游并通过把第二时钟信号22反向来产生第四 时钟信号24。虽然环形振荡器1显然需要电源来进行操作，但为简洁起见在 图中没有示出提供适当电源电压的适当电源。不过，环形振荡器1 在电源电压的某个阈值之上自发地开始振荡。图2示出四个时钟信号21、 22、 23、 24。在时间t=0处，第一 时钟信号21的值从零变为对应于状态"1"的正电压值。第一时钟信号21的状态"1"持续到t二T/2的时刻，此时第一时钟信号21状态 变为"0"。因此，第一时钟信号21具有在t=0处的上升沿和在t=T/2 处的下降沿。T是时钟信号21、 22、 23、 24的循环周期。第二时钟 信号22与第一时钟信号21相比延迟了 T/4。因此，第二时钟信号22 在t0处具有状态"0"，在t二T/4处状态变为"1"，并在t=3T/4 处回落到状态"0"。这样，第二时钟信号22具有在t= T/4处的上 升沿和在t=3T/4处的下降沿。第三时钟信号23与第二时钟信号22 相比延迟了 T/4。因此，第三时钟信号23在t=T/2处状态变为"l"， 并在t=T处回落到状态"0"。这样，第三时钟信号23具有在t=T/2 处的上升沿和在t^T处的下降沿。第四时钟信号24与第三时钟信号 23相比延迟了 T/4。因此，第四时钟信号24在t:0处具有状态"l"， 在^T/4处状态变为"0"，并在^3T/4处变为"1"。这样，第四 时钟信号24具有在t= 3T/4处的上升沿和在t=T/4处的下降沿。结 果，图1的环形振荡器提供了四个时钟信号2卜24，每个信号具有循 环周期T (或频率1/T)并且每个信号都彼此相移了 90° (或时间偏 移T/4)。图3示出第一计数器电路30，其包括图1的环形振荡器1、带 时钟输入32的锁存电路31、和逻辑器件33。计数器电路30可以是 (例如在RFID标签或智能卡中的)应答器的一部分。计数器电路30 的目的是以检测数字信号DS的特征部分为开端来对时间计数。在本 实施例中，数字信号DS的特征部分是进入的数字信号DS的上升沿 LE。环形振荡器1输出四个时钟信号21、 22、 23、 24，它们被馈入 锁存电路31。信号21， 、22' 、23' 、24'出现在锁存电路31的输 出端。另外，数字信号DS馈入锁存电路31的时钟输入端32。在本 实施例中，锁存电路31构造来检测数字信号DS的上升沿LE。只要 锁存电路31没有检测到数字信号DS的上升沿LE，锁存电路31的输 出信号21' 、 22' 、 23' 、 24'就是四个时钟信号21、 22、 23、 24。 如果锁存电路31检测到数字信号DS的上升沿LE，则锁存电路31的 当前输出信号21' 、 22' 、 23' 、 24，被保持(freeze)。四个时钟信号21、 22、 23、 24和锁存电路31的输出信号21，、 22， 、23' 、24'是逻辑器件33的输入信号。逻辑器件33构造来确 定从锁存电路31检测到数字信号DS的上升沿LE以来己经过的时间 AT。逻辑器件33通过将四个时钟信号21、 22、 23、 24的状态与锁 存电路31的输出信号21' 、 22， 、 23' 、 24，的状态相比较来确定 时间AT。在逻辑器件33的输出端34出现代表时间AT的输出信号。 由于四个时钟信号21、 22、 23、 24的状态在每一循环周期T之后重 现，因此逻辑器件33不能正确测得比循环周期T长的时间AT。因此， 当设计计数器电路30时，应当注意应测量的最长时间AT要小于四 个时钟信号21、 22、 23、 24的循环周期T。图4示出计数器电路的另一实施例40，其构造来确定可以比四 个时钟信号21、 22、 23、 24的循环周期T大的时间AT。图4的计数 器电路40中与图3的计数器电路30的部分实质相同的部分具有相同 的参考符号。图4的计数器电路40与图3的计数器电路30不同之处在于附 加的计数器装置41。可以作为应答器(例如在RFID标签或智能卡中) 的一部分的计数器装置41具有被馈入了第四时钟信号24的时钟输入 端42。每一次计数器装置41检测到第四时钟信号24的上升沿时， 它就将它的当前计数值CNT加1。计数值CNT由计数器装置41的输 出信号43、 44、 45表示。为了启动计数器装置41,向计数器装置41 的使能输入端46馈入数字信号DS。在本实施例中， 一旦计数器装置 41检测到数字信号DS的上升沿LE，计数器装置41就被启动并开始 计数。除了四个时钟信号21、 22、 23、 24和锁存电路31的输出信号 21， 、 22， 、 23， 、 24，之外，还把计数器装置41的输出信号43、 44、 45馈入逻辑器件33。逻辑器件33构造来确定从锁存电路31检测到数字信号DS的上 升沿LE以来已经过的时间AT。逻辑器件33通过将四个时钟信号21、 22、 23、 24的状态与锁存电路31的输出信号21' 、22' 、23' 、24' 的状态相比较并且考虑计数器装置41的输出信号43、 44、 45的状态 来确定时间AT。代表该时间差AT的输出信号出现在逻辑器件33的输出端34。图5示出计数器电路的另一实施例50，其构造来确定可能大于 循环周期T的时间AT。图5的计数器电路50中实质与图4的计数器 电路40中的部分相同的部分具有相同参考符号。图5的计数器电路50与图4的计数器电路40的主要差别在于 时钟发生器53。在本实施例中，计数器电路50的时钟发生器53产 生具有如图6所示的相同循环周期T的第一时钟信号51和第二时钟 信号52。第二时钟信号52比第一时钟信号51滞后T/4。时钟发生器 53包括可以是石英晶体振荡器(不过也可以使用任何其它振荡器) 的振荡器54、和连接在振荡器54下游的延迟元件55。振荡器54产 生第一时钟信号51，延迟元件55通过把第一时钟信号51延迟T/4 (对应于90。的相移)来产生第二时钟信号52。锁存电路31在检测到数字信号DS的上升沿LE时在其输出端保 持两个时钟信号51、 52的状态。然后，代表从检测到数字信号DS的 上升沿LE以来已经过的时间AT的信号出现在逻辑器件33的输出端 34。根据如下等式来计算时间AT:△T=4*CNT+C0RR1+C0RR2其中CNT是计数器装置41的当前计数值，C0RR1依据图7a 来确定而C0RR2依据图7b来确定。CORR1取决于第一和第二时钟 信号51、 52的当前状态，CORR2取决于第一和第二时钟信号51、 52在锁存电路31检测到数字信号DS的上升沿LE时的时间点处的 状态。这里应当注意，图6、 7a和7b的指教还可以以类似方式应用 到图3的计数器电路30和图4的计数器电路40中。图8示出计数器电路的另一实施例80，其构造来确定可能大于 四个时钟信号21、 22、 23、 24的循环周期T的时间AT。图8的计数 器电路80中实质与图4的计数器电路40中的部分相同的部分具有相 同参考符号。除了图4中所示的计数器电路40以外，在图8中示出的计数器电 路80包括一个4到1多路复用器MX和又一个锁存电路81，多路复用 器MX的输入信号是四个时钟信号21、 22、 23、 24。以下将把这又"并把锁存电路31称为"第一锁存电路31"。多路复用器MX具有第一地址输入端ADR1和第二 地址输入端ADR2，它们每一个都可以具有状态"0"或"1"。根据 两个地址输入端ADR1、 ADR2的状态，在多路复用器MX的输出端出现 四个时钟信号21、 22、 23、 24中的一个。多路复用器MX的输出信号 是用于计数器装置41的时钟信号CLK。在本实施例中计数器电路80常用于测量时间，尤其是数字信号 DS的两个特征信号部分之间的时间AT',并产生用于图9所示采样 电路90的时钟采样信号。数字信号DS可以具有前缀信号部分和在本 实施例中被采样电路90采样的主数据信号部分。这种数字信号DS 的一个示例是在发送器和接收器之间的通信，其中在前缀信号部分中 传送关于要选择的数据传输率的信息，并且在主数据信号部分中传送 有效载荷数据。因此，发送器可以在前缀信号部分中向接收器发送一 个持续时间与特定数据传输率对应的脉冲。例如，脉冲持续时间越长， 数据传输率越低。随后，依据所选数据传输率在主数据信号部分传送 有效载荷数据。这种发送器的一个示例是阅读器站点，接收器的一个 示例是应答器，尤其是RFID应答器或智能卡。这里，阅读器向应答 器发送初始脉冲，接着准备好特定的数据传输率。随后，可以按照所 选数据传输率在阅读器站点和应答器之间交换数据。在本实施例中，数字信号DS的两个特征信号部分是如图2所示 数字信号DS的前缀信号部分的上升沿LE和下降沿TE。因此，计数 器电路80测量数字信号DS的前缀部分的上升沿LE与下降沿TE之间 的时间。用于采样电路90的时钟采样信号是多路复用器MX的输出信 号CLK。第二锁存电路81包括被馈入第一时钟信号21的第一输入端82 和被馈入第二时钟信号22的第二输入端83。第二锁存电路81输出 第一输出信号Ll，该信号馈入多路复用器MX的第一地址端ADR1和 逻辑器件33，并且第二锁存电路81输出第二输出信号L2，该信号馈 入多路复用器MX的第二地址端ADR2和逻辑器件33。第二锁存电路 81包括被馈入数字信号DS的时钟输入端84。只要第二锁存电路81没有检测到数字信号DS的上升沿LE，该第二锁存电路81的输出信号Ll、 L2就是第一和第二时钟信号21、 22。如果第二锁存电路81 检测到数字信号DS的上升沿LE，则第二锁存电路81的当前输出信 号L1、 L2被保持。多路复用器MX以这种方式来构造，即如果第一地址输入端ADR1 具有状态"0"且第二地址输入端ADR2具有状态"0"，则第一时钟 信号21是时钟信号CLK。如果第一地址输入端ADR1具有状态"1" 且第二地址输入端ADR2具有状态"0"，则时钟信号CLK是第二时钟 信号22。如果第一地址输入端ADR1具有状态"1"且第二地址输入 端ADR2具有状态"1"，则时钟信号CLK是第三时钟信号23。如果 第一地址输入端ADR1具有状态"0"且第二地址输入端ADR2具有状 态"l"，则时钟信号CLK是第四时钟信号24。与图4的计数器电路40相反，计数器电路80的第一锁存电路 31构造为在该第一锁存电路31检测到数字信号DS的前缀信号部分 的下降沿TE时保持其输出信号21， 、 22， 、 23， 、 24，。另外，计 数器电路80的计数器装置41构造为在检测到数字信号DS的前缀信 号部分的上升沿LE时开始计数，并在检测到数字信号DS的前缀信号 部分的下降沿TE时停止计数。于是， 一旦第二锁存电路81和计数器装置41检测到上升沿LE， 第二锁存电路81的输出信号Ll、 L2并从而多路复用器MX的两个地 址端ADR1、 ADR2的信号就被保持，并且计数器装置41开始计数。此 外，选择了用于计数器装置41和用于采样装置60的时钟信号CLK。 只要第一锁存电路31和计数装置41没有检测到数字信号的前缀信号 部分的下降沿TE，第一锁存电路31的输出信号2T 、 22' 、 23'、 24，就是四个时钟信号21、 22、 23、 24，而计数器装置41继续计数。 只要第一锁存电路31和计数装置41检测到下降沿TE，则第一锁存 电路31的输出信号21' 、 22， 、 23' 、 24'被保持，计数器装置41 停止计数，并且时间AT'保持恒定。在本实施例中，对于如图2所示的数字信号DS，多路复用器MX 的两个地址端ADR1、 ADR2的状态在数字信号DS的上升沿LE的时刻13为"11"，因此计数器装置41的时钟信号CLK是第三时钟信号23。 逻辑器件33构造来确定从检测到数字信号DS的上升沿LE以来已经过的时间AT'。逻辑器件33根据如下等式确定时间AT': △T5 二4承CNT+C0RR3+C0RR4其中CNT是计数器装置41的实际计数值，C0RR3依据图10a确 定，C0RR4依据图10b确定。只要没有检测到下降沿TE， C0RR3就取 决于四个时钟信号21、 22、 23、 24， C0RR4取决于第一和第二时钟信 号L1、L2在第二锁存电路81检测到数字信号DS的上升沿LE的时刻 的状态。在图2所示示例中，C0RR4等于"-1"。当第一锁存电路31 检测到数字信号的下降沿TE时，第一锁存电路31的输出信号21'、 22， 、 23， 、 24，被保持，并且是在下降沿TE的时刻的四个时钟信 号21、 22、 23、 24。此外，计数器装置41检测到下降沿TE并停止 计数。在本实施例中，在下降沿TE出现之后C0RR3等于"+l"。在 逻辑器件33的输出端34出现表示时间AT'的信号DT。在本实施例中，数字信号DS的主数据信号部分被图9所示的采 样电路90采样。采样电路90包括分频器91和连接到分频器91下游 的采样保持装置92。分频电路91被构造为生成用于采样保持装置92 的时钟采样信号CLK'，采样保持装置92对数字信号DS的主数据信 号部分采样以产生采样数字信号SDS。除了时钟信号CLK (它还被馈入计数器装置41)以外，逻辑器 件33的输出信号DT也馈入分频器91。信号DT表示数字信号DS的 下降沿TE出现之后的固定的时间AT'。由于采样装置90用来对数 字信号DS的主数据部分采样，因此信号DT表示数字信号DS的前缀 部分的上升沿LE与下降沿TE之间的时间差且为固定的。如前所述， 发送器可以发送一个持续时间代表特定数据传输率的脉冲。在该特殊 示例中，脉冲的持续时间可以直接用作分频器91的除数，分频器91 以已知的方式构造来把时钟信号CLK分成适合于采样保持装置92的 时钟采样信号CLK'。然而，原则上也可以使用定义数据传输率的其 它方法。在这种情况下，以另一种适当的方式来计算信号DT。在可选实施例中，多路复用器MX的输出信号CLK而非第二锁存电路81的输出信号L1、 L2被馈入计算装置33来计算时间AT'。计数器电路30、 40、 80包括产生四个时钟信号21、 22、 23、 24 的时钟发生器。然而，根据本发明的电路并不局限于四个时钟信号。 另外，计数器电路30、 40、 80包括作为时钟发生器的环形振荡器1， 然而也可以使用其它类型的时钟发生器。图11示出产生时钟信号21、 22、 23、 24的时钟发生器110。时钟发生器110可以用于计数器电路 30、 40、 80。图11的时钟发生器IIO包括可以是石英晶体振荡器(不过也可 以使用任何其它振荡器)的振荡器lll、 一个延迟元件112、第一反 相器113和第二反相器114。振荡器111输出基准时钟信号，在本实 施中它是第一时钟信号21。延迟元件112连接到振荡器111的下游 并将第一时钟信号21延迟T/4的时间段(90° )来产生第二时钟信 号22。第一反相器113也连接到振荡器111的下游并把第一时钟信 号21反相，产生第三时钟信号23。第二反相器114连接到延迟元件 112的下游并把第二时钟信号22反向，产生第四时钟信号24。虽然时钟发生器110显然需要电源来操作，但为简洁起见在图 中没有示出提供适当电源电压的适当电源。图12示出时钟发生器120的示例，它不是提供四个而是五个时 钟信号121、 122、 123、 124、 125。因此，如果用于计数器电路80， 多路复用器MX必须替换为5到1多路复用器并必须相应修改对时间 △T，的计算。五个时钟信号121、 122、 123、 124、 125的每一个具 有相同频率，并且每一个都相对于其前一个和后一个时钟信号相移 72° 。时钟发生器120包括可以仍是石英晶体振荡器(不过也可以使 用任何其它振荡器)的振荡器0S、第一延迟元件126、第二延迟元件 127、第三延迟元件128和第四延迟元件129。振荡器OS输出一个基 准时钟信号，它是由时钟发生器120产生的第一时钟信号121。四个延迟元件126、 127、 128、 129每个都连接到振荡器OS的 下游。第一延迟元件126将第一时钟信号121延迟T/5的时间段(等 于72°的相移)而产生第二时钟信号122。第二延迟元件127将第一时钟信号121延迟2T/5的时间段(144° )产生第三时钟信号123。 第三延迟元件128将第一时钟信号121延迟3T/5的时间段(216° ) 产生第四时钟信号124。第四延迟元件129将第一时钟信号121延迟 4T/5的时间段(288° )产生第三时钟信号125。虽然时钟发生器120显然需要电源来操作，但为简洁起见在图 中没有示出提供适当电源电压的适当电源。环形振荡器1和时钟发生器110、 120每个都产生多个时钟信号 21-24、 121-125，每个时钟信号具有相同循环周期T和相对于其前一 时钟信号及后一时钟信号的相同相移。图13示出具有环形振荡器130形式的时钟发生器的实施例，该 环形振荡器130也可以用于电路30、 40、 80中。然而，虽然环形振 荡器产生每一个都具有相同循环周期的时钟信号131、 132、 133、 134， 但并不是每个时钟信号都相对于其前一个和后一个时钟信号具有相 同相移。在本实施例中，环形振荡器130包括反相器135、第一延迟元 件136、第二延迟元件137、第三延迟元件138和第四延迟元件139。 反相器135的输出端连接到第一延迟元件136的输入端，第一延迟元 件136的输出端连接到第二延迟元件137的输入端，第二延迟元件 137的输出端连接到第三延迟元件138的输入端，第三延迟元件138 的输出端连接到第四延迟元件139的输入端，并且第四延迟元件139 的输出端连接到反相器135的输入端以闭合环形振荡器130。每个延 迟元件136、 137、 138、 139都将输入信号延迟一个固定的时间段， 该固定的时间段对应于四个时钟信号131、 132、 133、 134的45°相 移。因此，在第一和第二时钟信号131和132之间、在第二和第三时 钟信号132和133之间、在第三和第四时钟信号133和134之间具有 45°相移，并在第四和(随后的)第一时钟信号134和131之间具有 225°相移。可以容易地发现时钟信号131-134的上升沿和下降沿在 时间上分布不均匀。然而，本发明也可以应用于这种时钟发生器实施 例。虽然环形振荡器130显然需要电源来操作，但为简洁起见在图中没有示出提供适当电源电压的适当电源。不过，环形振荡器60在 电源电压的某个阈值之上自发地开始振荡。应当注意，上述示例中的所有时钟信号都具有50%的占空比，这 表明时钟信号为"0"或为"1"的时间段是相等的。然而，这种方式 对于本发明并非强制的。所属领域的技术人员将很容易理解本发明还 可以以具有不同占空比的时钟信号出色地工作。还应当注意的是，本发明可以应用于覆盖从简单时钟到必须测 量时间的更复杂问题范围中的所有问题。如所述，根据本发明的电路 的一个优点是可以通过对采样装置使用具有相对较低频率的时钟信 号来实现相对较高的精确度。因此，由于频率低因此功耗相对较低， 这在接收装置必须应付有限电源的情况下尤其优越。例子有智能卡和RFID装置。尤其当使用无源器件(没有自带电池)时，应答器的无线电范围是功耗的函数，即功耗越低，无线电范围越高，显然这是应 答器的基本特征。因此本发明对于无源应答器尤为优越。虽然在图4、图5和图8示出的计数器装置41仅具有3个位， 但容易理解本发明也可以涉及具有不同位数的计数器装置。还容易理解的是，本发明不仅涉及示出的数字信号DS的上升和 下降沿LE和TE的组合，还涉及信号特征的任何组合。 一个示例是通 过检测输入信号的最大值来定义第一时刻，并通过检测后续上升沿来 定义第二时刻。因此，本发明显然不局限于数字输入信号，还可以应 用于模拟信号。虽然仅通过锁存器示出了对时钟信号的状态进行保持，但所属 领域的技术人员可以容易地想出不脱离本发明范围的替代装置。用于 保持时钟信号状态的示例可以是所有类型的存储器和寄存器。另外， 还将容易地理解，示出的锁存机构并非是唯一可以使用的。按照输入 信号的上升沿或下降沿、脉冲或者最大或最小值来工作的锁存机构都 可以使用。另外，可以使用断开锁存器的时钟输入的开关。在这种情 况下，专用的逻辑器件以这种方式来控制开关来使电子计数器电路提 供适当的时间测量功能这里示出的指教还可以应用到不脱离本发明 范围的这种情况中。17最后，应当注意，上述实施例用于说明而不是限制本发明，并 且所属领域技术人员将能在不脱离所附权利要求定义的本发明范围 的情况下设计出许多替换实施例。在权利要求中，放在括号中的任何 参考符号都不应理解为对权利要求的限制。动词"包括"及其类似词 语的使用不排除有在任何权利要求或整个说明书中所述的元件步骤 之外的元件或步骤的存在。元件的单独引用不排除引用多个这种元 件，反之亦然。在列举数个装置的设备权利要求中，数个这种装置可 以通过同一个硬件来实现。在互不相同的从属权利要求中列举的某些 手段这一简单事实并不表示不能使用这些手段的组合来实现优点。
权利要求
1.一种电子计数器电路(30，40，80)，包括-时钟发生器(1，54，111，120，130)，用于产生多个时钟信号(21-24，121-125，131-134)，每个时钟信号具有相同的循环周期(T)并彼此被相移开；-采样装置(32，81)，用于在数字信号(DS)的第一特征信号部分(LE)出现之时的第一时刻对所述时钟信号(21-24，121-125，131-134)采样；和-计算装置(33)，用于根据在所述第一时刻处的所述时钟信号(21-24，121-125，131-134)以及根据在比所述第一时刻晚的第二时刻处的所述时钟信号(21-24，121-125，131-134)来计算在所述第一时刻与所述第二时刻之间的时间。
2. 如权利要求1所述的电路(40,80)，包括计数器装置(41)， 该计数器装置通过所述时钟信号(21-24)中的一个来计时，并根据 所述时钟信号(21-24)中所述的一个来产生计数值；所述计算装置(33 )构造来除了根据在所述第 一 时刻处的所述时钟信号 (21-24， 121-125， 131-134)并根据所述第二时刻处的所述时钟信号 (21-24,121-125,131-134)之外，还根据所述计数值来确定所述两 个时刻之间的所述时间。
3. 如权利要求l所述的电路(30,40,80)，其中所述时钟发生 器(110,120)包括用于产生基准时钟信号的振荡器(111,0S)以及 用于根据所述基准时钟信号产生所述多个时钟信号(21-24， 121-124) 的信号处理装置(112,113,114,126-129)。
4. 如权利要求l所述的电路(30,40,80),其中所述时钟发生 器是环形振荡器(1， 130)。
5. 如权利要求l所述的电路(30， 40， 80)，其中所述第一特征 信号部分是所述数字信号的上升沿(LE)、下降沿、最大值或者最小 值中的一个。
6. 如权利要求l所述的电路(30,40,80)，包括用于采样的装 置(31)，所述用于采样的装置在与所述数字信号(DS)的第二特征 信号部分(TE)相关联的所述第二时刻处对所述时钟信号(21-24, 121-125,131-134)进行采样。
7. 如权利要求6所述的电路(30,40,80)，其中所述第二特征 信号部分是所述数字信号的上升沿、下降沿(TE)、最大值或者最小 值中的一个。
8. —种电路，包括-根据如权利要求1到7中任一个所述的电子计数器电路(80);和-用于对所述信号(DS)采样的采样电路(90)。
9. 如权利要求8所述的电路，其中所述数字信号(DS)具有前 缀信号部分和主数据部分；所述前缀信号部分包括与所述第一时刻相 关联的所述第一特征信号部分(LE)以及滞后于所述第一特征信号部 分(LE)并与所述第二时刻相关联的第二特征信号部分(TE)，并且 所述采样电路(90)对所述主数据部分采样。
10. 如权利要求9所述的电路，其中所述电子计数器电路(80) 包括计数器装置(41)，该计数器装置通过所述时钟信号(2卜24, 121-125,131-134)中的一个来计时，并根据所述时钟信号(21-24， 121-125,131-134)中所述的一个来产生计数值；所述电子计数器电 路(80)的所述计算装置(33)构造来除了根据在所述第一时刻和所 述第二时刻处的所述时钟信号(21-24， 121-125， 131-134)之外，还根据所述计数值来确定所述两个时刻之间的所述时间，并且所述时钟 信号(CLK)中所述的一个被用作所述采样电路(90)的时钟信号。
全文摘要
一种电子计数器电路(30，40，80)，包括时钟发生器(1，54，111，120，130)，用于产生多个时钟信号(21-24，121-125，131-134)；采样装置(32，81)，用于在数字信号(DS)的第一特征信号部分(LE)出现之时的第一时刻对时钟信号(21-24，121-125，131-134)采样；另外，电子计数器电路(30，40，80)还包括计算装置(33)，用于计算在第一时刻与比第一时刻晚的第二时刻之间的时间。该计算基于在所述第一时刻处的时钟信号(21-24，121-125，131-134)以及基于在第二时刻处的时钟信号(21-24，121-125，131-134)。时钟信号(21-24，121-125，131-134)每个都具有相同的循环周期(T)并彼此被相移开。
文档编号G04F10/00GK101326470SQ200680046470
公开日2008年12月17日 申请日期2006年12月6日 优先权日2005年12月12日
发明者埃瓦尔德·贝格勒, 罗伯特·施平德勒, 罗兰德·布兰德尔 申请人:Nxp股份有限公司