专利名称：基于fpga的时间间隔测量系统与测量方法
技术领域：
本发明属于时间测量领域，涉及一种基于FPGA的时间间隔测量系统和一种基于FPGA的时间间隔测量方法，可用于高分辨的时间间隔测量。
背景技术：
时间间隔测量技术在国民经济与国防建设中起着重要的作用。它为科学研究和实验以及工程技术的发展等提供了必不可少的时间坐标。高分辨率时间间隔测量系统在原子物理、高能物理实验、天文观测等基础研究领域和航空航天技术、卫星发射和定位、电力传输等应用研究领域都有着普遍的应用。近年来FPGA实现逐渐成为时间间隔测量系统实现的研究热点。使用可编程FPGA芯片，可以大大降低系统成本和设计风险，提高可靠性和开发效率，并且容易实现多通道的测量。现有的时间间隔测量方法绝大多数都是基于延迟链实现的，要求延迟链中的所有延迟单元具有很好的延迟一致性。然而在FPGA芯片内部很难构造具有优秀延迟一致性且可以提供高延迟分辨率的延迟单元，因此现有的基于FPGA实现的时间间隔测量方法测量分辨率较低，测量误差也比较大。
发明内容
本发明的目的在于针对现有技术的不足，提供一种基于FPGA的时间间隔测量系统与测量方法，以提高测量分辨率、降低测量误差。为了实现上述目的，本发明基于FPGA的时间间隔测量系统，包括:闸门信号产生模块(I )，用于将时间间隔信号转换为闸门信号，并将闸门信号输出到时间间隔测量模块(3)；时钟管理模块(2)，用于减小参考时钟信号引入的误差和抖动，其输出连接到时间间隔测量模块(3)；时间间隔测量模块(3)，用于对闸门信号进行延迟然后进行测量，并将测量数据输出到数据处理模块(4);数据处理模块(4)，用于对时间间隔测量得到的数据进行处理，并将处理后的数据输出到数据输出模块(5)；数据输出模块(5)，用于将处理后的数据输出到计算机(6)，以计算出待测时间间隔;其特征在于:所述的时间间隔测量模块(3)，包括η个延迟单元和η个计数器，每个延迟单元和其相应的计数器构成一个测量通道，其通道编号为O至η-1，其中η为大于等于I的整数，其上限由FPGA芯片资源量决定；每个通道的延迟单元之间采用相互独立的非链状结构；每个通道的计数器，采用不同的位宽，即通道O采用多位宽计数器，其他通道均采用2位计数器，且通道O的计数器位宽决定着系统的测量范围，其位宽每增加I位，系统的测量范围将在原有基础上扩大一倍;O至η-1通道的η个计数器布局成mXp型结构，即m个计数器为一行，P个计数器为一列的矩阵式结构，以提高各个延迟单元的延迟一致性，其中m、P均为大于等于I的整数,且 mXp = η。为实现上述目的，本发明基于FPGA的时间间隔测量方法，包括如下步骤:(I)产生闸门信号:(Ia)检测待测时间间隔开始信号START的上升沿，并在其上升沿产生闸门信号Sg的上升沿；(Ib)检测待测时间间隔结束信号STOP的上升沿，并在其上升沿产生闸门信号的下降沿；(2)对产生的闸门信号同时进行η路延迟，产生η个具有不同时间延迟的闸门信号，该η路延迟所提供的时延应在O至一个参考信号时钟周期的范围内均匀分布，其中η为大于等于I的整数；(3)以外部参考时钟信号&为计数时钟，对η个闸门信号分别进行计数，并记录η个计数结果Ni,其中，O ^ i ^ η-1 ；(4)将η个计数结果按照从小到大的顺序进行排列，并将最小的计数结果作为比
较基准；(5)将排列后的计数 结果组成数据帧，并输出到计算机；
(6)计算机根据接收到的数据帧，计算出待测时间间隔Tx:
权利要求
1.一种基于FPGA的时间间隔测量系统,包括: 闸门信号产生模块(I )，用于将时间间隔信号转换为闸门信号，并将闸门信号输出到时间间隔测量模块(3)； 时钟管理模块(2)，用于减小参考时钟信号引入的误差和抖动，其输出连接到时间间隔测量模块(3); 时间间隔测量模块(3)，用于对闸门信号进行延迟然后进行测量，并将测量数据输出到数据处理模块(4)； 数据处理模块(4)，用于对时间间隔测量得到的数据进行处理，并将处理后的数据输出到数据输出模块(5)； 数据输出模块(5)，用于将处理后的数据输出到计算机(6)，以计算出待测时间间隔； 其特征在于: 所述的时间间隔测量模块(3)，包括η个延迟单元和η个计数器，每个延迟单元和其相应的计数器构成一个测量通道，其通道编号为O至η-1，其中η为大于等于I的整数，其上限由FPGA芯片资源量决定； 每个通道的延迟单元之间采用相互独立的非链状结构；每个通道的计数器，采用不同的位宽，即通道O采用多位宽计数器，其他通道均采用2位计数器，且通道O的计数器位宽决定着系统的测量范围，其位宽每增加I位，系统的测量范围将在原有基础上扩大一倍； O至η-1通道的η个计数器布局成mXp型结构，即m个计数器为一行，p个计数器为一列的矩阵式结构，以提高各个延迟单元的延迟一致性，其中m、P均为大于等于I的整数，且mXp = η。
2.根据权利要求1中所述的时间间隔测量系统，其特征在于，所述时钟管理模块(2)采用全局时钟树和全局时钟缓冲器，并用Verilog HDL语言编程实现，即在FPGA芯片上实现时钟管理功能。
3.根据权利要求1中所述的时间间隔测量系统，其特征在于，所述延迟单元利用FPGA芯片内部布线资源实现，即利用从闸门信号产生模块(I)的输出到各个通道计数器最低位输入之间的布线路径作为各个延迟单元。
4.根据权利要求1中所述的时间间隔测量系统，其特征在于，所述数据处理模块(4)由t个处理子模块组成，并用Verilog HDL语言编程实现，以在FPGA芯片上实现数据处理功能，其中t为大于等于η的整数。
5.一种基于FPGA的时间间隔测量方法，包括如下步骤: (1)产生闸门信号: (Ia)检测待测时间间隔开始信号START的上升沿，并在其上升沿产生闸门信号Sg的上升沿； (Ib)检测待测时间间隔结束信号STOP的上升沿，并在其上升沿产生闸门信号的下降沿； (2)对产生的闸门信号同时进行η路延迟，产生η个具有不同时间延迟的闸门信号，该η路延迟所提供的时延应在O至一个参考信号时钟周期的范围内均匀分布，其中η为大于等于I的整数； (3)以外部参考时钟信号&为计数时钟，对η个闸门信号分别进行计数，并记录η个计数结果Ni,其中，O ^ i ^ n-1 ； (4)将η个计数结果按照从小到大的顺序进行排列，并将最小的计数结果作为比较基准； (5)将排列后的计数结果组成数据帧，并输出到计算机； (6)计算机根据接收到的数据帧，计算出待测时间间隔Tx:
全文摘要
本发明公开了一种基于FPGA的时间间隔测量系统与测量方法，主要解决现有技术测量分辨率低，测量误差大的问题。该时间间隔测量系统包括闸门信号产生模块(1)、时钟管理模块(2)、时间间隔测量模块(3)、数据处理模块(4)、数据输出模块(5)和计算机(6)。闸门信号产生模块(1)将时间间隔信号转换为闸门信号并输出到时间间隔测量模块(3)；时间间隔测量模块(3)对闸门信号进行延迟后进行测量，并将测量数据输出到数据处理模块(4)；数据处理模块(4)将测量数据组成数据帧后输出到数据输出模块(5)；数据输出模块(5)将数据帧输出到计算机(6)计算出待测时间间隔。本发明有效地提高了测量分辨率，降低了测量误差，且实现简单，可用于高分辨率的时间间隔测量领域。
文档编号G04F10/00GK103092060SQ20131005062
公开日2013年5月8日 申请日期2013年2月8日 优先权日2013年2月8日
发明者王海, 张敏, 龚垒, 张盛, 朱琼, 郝田田 申请人:西安电子科技大学