一种低功耗的时间数字转换器及其PHV补偿方法与流程

本发明涉及射频通信领域，尤其涉及一种低功耗的时间数字转换器及其phv补偿方法。
背景技术：
：时间数字转换器(tdc)广泛应用于全数字锁相环中(adpll)。在二十世纪初，几乎所有的频率综合器中都使用基于电荷泵锁相环的系统架构。最近几年随着集成电路的制造工艺不断更新，这种主要基于模拟电路的系统架构已经完全无法体现深亚微米cmos工艺带来的巨大优势。为了缓解或解决电荷泵锁相环所面临的困难，ti公司早在2003年就已经研发出了能够完全替代电荷泵锁相环的全数字锁相环。在接下来的十几年里，尽管adpll技术不断发展成熟，但是其内部的关键电路-tdc仍然需要小心设计，且就目前而言，tdc电路消耗的面积和功耗仍然占据了整个芯片系统很大一部分。因此，研发低功耗、小面积的tdc电路成为该领域的一大热点。传统的tdc电路是利用反相器作为延时链对振荡器输出的高频信号ckv进行延时，使用外部基准时钟信号fref对各级延时单元的输出信号进行采样。对于周期为n*td(td为单个延时单元的延时)振荡器输出信号，至少需要n个延时单元，即延时链需要完全覆盖整个ckv的周期。环形tdc能够显著减少延时链的长度，但是需要复杂的逻辑实现。另外，高频信号在经过延时链是会产生巨大的开关功耗。技术实现要素：根据现有技术存在的问题，本发明公开了一种低功耗的时间数字转换器及其phv补偿方法，其中低功耗的时间数字转换器具体包括：包括时间数字编码产生电路、ckr的产生电路、phv_int的计数电路和tdc_en产生电路；所述时间数字编码产生电路中的fref信号经过29个延时单元得到信号frd&lt;29∶1&gt;，信号frd&lt;29∶1&gt;依次作为29个saff的采样时钟对补偿时钟phase0进行采样，得到时间数字转换器的编码输出tdc_q0&lt;29∶1&gt;，使用frd&lt;15&gt;作为saff的采样时钟对phase90进行采样，得到tdc_q90&lt;15&gt;信号；所述ckr的产生电路在工作状态下使用phase0和phase180分别对frd&lt;15&gt;信号进行采样，再使用phase0和phase270分别对前级dff的输出再采样，最后用phase270作为时钟对两路信号再一次采样得到ckr的两路待选信号ckr0和ckr180，最后使用tdc_q90&lt;15&gt;作为mux的选择信号得到ckr信号。一种低功耗的时间数字转换器的phv补偿方法，该方法包括tdc_q0&lt;29∶1&gt;的译码逻辑和采用补偿值frac∈[-0.5，0.5)的补偿机制，该补偿机制具体采用如下方式：s1：当tdc_q0&lt;15&gt;＝0，有：●tr1！＝15，则tr1为准确值，此时补偿值frac＝-tr1*tdc_gain；●tr1＝15，此时使用tr2近似计算补偿值frac＝-0.5+tr2*tdc_gain；s2：当tdc_q0&lt;15&gt;＝1，有：●tf1！＝15，则tf1为准确值，此时补偿值frac＝tf1*tdc_gain；●tf1＝15，此时使用tf2近似计算补偿值frac＝0.5-tf2*tdc_gain；如果在frd&lt;15&gt;对phase0和phase90分别进行采样得到tdc_q0&lt;15&gt;和tdc_q90&lt;15&gt;的过程中有采样错误，该补偿机制也在后续处理中纠正错误得到正确的补偿结果，具体的错误情况及对应的纠正过程如下：m：若tdc_q90&lt;15&gt;为0，则整数计数采样时钟ckr由ckr180产生，此时phv计数不会增加1，且tdc_q90<15>&tdc_q0<15>＝0；若tdc_q90<15>为1，则ckr由ckr0产生，此时phv计数增加1，且tdc_q90<15>&tdc_q0<15>＝1，相减后结果与tdc_q90<15>为0时一致；p：在frd&lt;15&gt;的上升沿在补偿时钟phase0的下降沿附近时：若tdc_q0&lt;15&gt;为1，补偿值接近+0.5，tdc_q90<15>&tdc_q0<15>＝1；若tdc_q0<15>为0，补偿值接近-0.5，tdc_q90<15>&tdc_q0<15>＝0，补偿结果与tdc_q0<15>为1时一致。一种鲁棒性tdc_gain的计算方法，包括以下步骤：s1：当tdc_q0&lt;15&gt;＝0，有：●当tr1小于tr2时，frd&lt;15&gt;距离右侧的上升沿较近，tckv＝(tr2+tf1)*tinv。若tf2饱和(tf2＝15)，则tckv用(tr2+tr1)*tinv*2近似。；●当tr1大于tr2时，frd&lt;15&gt;距离左侧的上升沿较近，tckv＝(tr1+tf1)*tinv。若tf1饱和(tf1＝15)，则tckv用(tr2+tr1)*tinv*2近似；s2：当tdc_q0&lt;15&gt;＝1，有：●当tf1小于tf2时，frd&lt;15&gt;距离左侧的上升沿较近，tckv＝(tr2+tf1)*tinv。若tr2饱和(tr2＝15)，则tckv用(tf2+tf1)*tinv*2近似。●当tf1大于tf2时，frd&lt;15&gt;距离右侧的上升沿较近，tckv＝(tr1+tf1)*tinv。若tr1饱和(tr1＝15)，则tckv用(tf2+tf1)*tinv*2近似。由于采用了上述技术方案，本发明公开了一种低功耗的时间数字转换器、同时提出了配合以上电路工作的、具有极强鲁棒性和稳定性的phv补偿算法和tdc_gain计算算法，并通过rtl电路实现。高速的tdc硬件电路与rtl算法电路相互协作，可以使整个tdc系统的测量误差小于一个tdc_lsb、具有极强的稳定性和鲁棒性、较小的电路面积和较低的功耗。附图说明为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为tdc延时链与tdc_q产生电路实现图；图2为带enable信号的saff原理图；图3为ckr产生逻辑电路图；图4为ckr产生时序图；图5为phv整数计数电路示意图；图6为tdc_q0&lt;29∶1&gt;译码示意图；图7为tdc_en信号产生逻辑图；图8tt/27℃corner不同ckv频率下tdc误差及tdc_gain变化图；图9ss/125℃corner不同ckv频率下tdc误差及tdc_gain变化图；图10ff/-40℃corner不同ckv频率下tdc误差及tdc_gain变化图；图11tdc有无tdc_en信号消耗电流对比图；图12为本发明中低功耗的时间数字转换器的电路原理图。具体实施方式为使本发明的技术方案和优点更加清楚，下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚完整的描述：如图12所示的一种低功耗的时间数字转换器，该tdc电路适用于全数字锁相环(adpll)中相位误差的计算，该时间数字转换器具体包括时间数字编码产生电路、ckr的产生电路、phv_int的计数电路以及tdc_en产生电路；该电路提出了配合以上电路工作的、具有极强鲁棒性和稳定性的phv补偿算法和tdc_gain计算算法，并通过rtl电路实现。高速的tdc硬件电路与rtl算法电路相互协作，可以使整个tdc系统的测量误差小于一个tdc_lsb、具有极强的稳定性和鲁棒性、较小的电路面积和较低的功耗。一种低功耗的时间数字转换器，该电路结构适用于adpll中相位误差的小数位补偿，使adpll在频率锁定时得到更高的输出频率的精度。低功耗的时间数字转换器tdc的具体工作过程包括以下步骤：步骤1-1：dco(数控振荡器)的输出经过差分二分频电路生成四路相位依次相差90°的时钟信号phase0、phase90、phase180、phase270，其中phase0作为补偿时钟信号，phase90作为计数时钟信号，phase180、phase270作为前面两路时钟的延时时钟；步骤2-1基准时钟fref经过29个延时单元的延时后得到一组位宽与延时单元数目相等的总线frd&lt;29∶1&gt;，该总线分别作为saff的采样时钟对补偿时钟phase0进行采样，得到一组数据总线tdc_q0&lt;29∶1&gt;；步骤2-2将步骤2-1中得到的fref经过15个延时单元的信号frd&lt;15&gt;对计数时钟phase90采样，得到tdc_q90&lt;15&gt;；步骤3-1将步骤2-1中得到的frd&lt;15&gt;用四路不同相位时钟phase0、phase90、phase180、phase270先后进行采样，得到ckr的两路待选信号ckr0和ckr180；步骤3-2使用步骤2-2得到的tdc_q90&lt;15&gt;作为mux的选择信号对两路待选信号进行选择得到ckr；步骤4-1整数计数电路对计数时钟phase90的周期进行计数，每次phase90的上升沿计数值加1，使用步骤3-2中得到的ckr信号对计数值采样，得到该fref周期内phv_int的数值；所述phv补偿机制均使用数字逻辑的方法实现，包括以下步骤：步骤5-1将步骤2-1得到的数据总线tdc_q0&lt;29∶1&gt;用verilog代码进行译码，得到4组数据tr1、tr2、tf1、tf2；步骤5-2将步骤5-1得到的4组数据tr1、tr2、tf1、tf2经过补偿算法得到phv_frac，并得到tdc的增益tdc_gain。如图1所示，时间数字编码产生电路中的fref信号经过29个延时单元得到信号frd&lt;29∶1&gt;，信号frd&lt;29∶1&gt;，依次作为29个saff的采样时钟对补偿时钟phase0进行采样，得到tdc的编码输出tdc_q0&lt;29∶1&gt;；与此同时，使用frd&lt;15&gt;作为saff的采样时钟对phase90进行采样，得到tdc_q90&lt;15&gt;信号；图2所示为一种带enable信号的saff的原理图，其工作原理如下：若en信号为低，输入管mn1和mn2关断，交叉耦合通路电流为0；同时pmos管mp6和mp4开启，使mp8和mp7关断，电路输出级电流也为0；若en信号为高，电路正常工作，即在clk的上升沿对输入数据进行采样。由于saff具有使能功能，配合后面介绍的enable信号产生逻辑电路，可以使saff仅在fref上升沿前后一小段时间内开启，其余大部分时间都处于关断状态，这样可以极大地降低电路的功耗。图3所示为ckr的产生逻辑电路图，具体实现如下：为了避免dff的metastability问题，使用phase0和phase180分别对frd&lt;15&gt;信号进行采样，为了降低对后级电路的时序压力，再使用phase0和phase270分别对前级dff的输出再采样，最后用phase270作为时钟对两路信号再一次采样得到ckr的两路待选信号ckro和ckr180。最后使用tdc_q90&lt;15&gt;作为mux的选择信号得到ckr信号。其具体时序如图4所示；在图4中的区域4，ckr的产生会延后一个ckv的周期，导致phv的计数增加1，因此phv的整数计数结果需要减去tdc_q90<15>&tdc_q0<15>。frd<15>对phase0和phase90分别进行采样得到tdc_q0&lt;15&gt;和tdc_q90&lt;15&gt;的过程中，若发生metastability问题，可能的结果如下：在区域3和区域4的相交处：若tdc_q90&lt;15&gt;为0，则ckr由ckr180产生，此时phv计数不会增加1，且tdc_q90<15>&tdc_q0<15>＝0；若tdc_q90<15>为1，则ckr由ckro产生，此时phv计数会增加1，且tdc_q90<15>&tdc_q0<15>＝1，相减后结果与tdc_q90<15>为0时一致；在区域4和下一个phase0周期的区域1的相交处：若tdc_q0&lt;15&gt;为1，补偿值接近+0.5，tdc_q90<15>&tdc_q0<15>＝1；若tdc_q0<15>为0，补偿值接近-0.5，tdc_q90<15>&tdc_q0&lt;15&gt;＝0，补偿结果与tdc_q0&lt;15&gt;为1时也是一致的。综上，在产生tdc_q0&lt;15&gt;和tdc_q90&lt;15&gt;信号，进而判决phv计数时是否应该减1的过程中，发生metastability问题，只要tdc_q不出现0-1-0或者1-0-1交替变化的情况，就不会对phv计数产生致命的错误，最坏的情况只是在对phv整数补偿时产生数个tdc_lsb的误差。这样设计的采样系统就具有极强的鲁棒性。本发明采用了如图5所示的分段计数器产生phv_int以减少计数电路的时序压力。首先将计数时钟phase90四分频后得到phv_int高6位phv_int&lt;7∶2&gt;的计数时钟phase90div4，phv_int的低2位phv_int&lt;1∶0&gt;由如图5所示的din&lt;3∶0&gt;通过译码电路得到，译码逻辑如表1所示：din&lt;3∶0&gt;phv&lt;1∶0&gt;000011000100001101011110111111111000110001100010表1phv_int低2位译码逻辑tdc译码方式如图6所示，tdc_q0&lt;29∶1&gt;经过译码逻辑电路得到4组数据tr1、tr2、tf1、tf2，利用该4组数据进行phv补偿的具体方法如下：(1)当tdc_q0&lt;15&gt;＝0，即图6中左图所示，有：●tr1！＝15，则tr1为准确值，此时补偿值frac＝-tr1*tdc_gain；●tr1＝15，此时使用tr2近似计算补偿值frac＝-0.5+tr2*tdc_gain；(2)当tdc_q0&lt;15&gt;＝1，即图6中右图所示，有：●tf1！＝15，则tf1为准确值，此时补偿值frac＝tf1*tdc_gain；●tf1＝15，此时使用tf2近似计算补偿值frac＝0.5-tf2*tdc_gain；理论上该补偿方法可以在tdc的测量范围小于一个ckv的周期的情况下也能保持较小的测量误差。tdc_gain由下面的公式得到：式中tinv为单个延时单元的延时时间，tckv为ckv的周期。其计算方法如下：(1)当tdc_q0&lt;15&gt;＝0，即图6中左图所示，有：●当tr1小于tr2时，frd&lt;15&gt;距离右侧的上升沿较近，tckv＝(tr2+tf1)*tinv。若tf2饱和(tf2＝15)，则tckv用(tr2+tr1)*tinv*2近似。；●当tr1大于tr2时，frd&lt;15&gt;距离左侧的上升沿较近，tckv＝(tr1+tf1)*tinv。若tf1饱和(tf1＝15)，则tckv用(tr2+tr1)*tinv*2近似；(2)当tdc_q0&lt;15&gt;＝1，即图6中右图所示，有：●当tf1小于tf2时，frd&lt;15&gt;距离左侧的上升沿较近，tckv＝(tr2+tf1)*tinv。若tr2饱和(tr2＝15)，则tckv用(tf2+tf1)*tinv*2近似。●当tf1大于tf2时，frd&lt;15&gt;距离右侧的上升沿较近，tckv＝(tr1+tf1)*tinv。若tr1饱和(tr1＝15)，则tckv用(tf2+tf1)*tinv*2近似；按照上述逻辑计算的tdc_gain在tdc的测量范围大于等于一个ckv周期的情况下是准确的，当tdc的测量范围小于一个ckv周期时，会有一定的概率出现误差(即只求出半个ckv的周期的情况)，并且ckv周期相对tdc的测量范围越大，出现误差的概率就越大。所以在rtl代码中tdc_gain为12位定点数，且对tdc_gain做了16点的滑动平均，能够减小tdc_gain的变化引入的误差。如图7所示，将phase90div4进行2分频得到phase90diy8，对frd&lt;29&gt;进行数次采样，每次采样能够使frd&lt;29&gt;延迟约3.3ns，将数次采样后的输出与ckr作或非运算后得到tdc_en信号，控制tdc中saff在需要工作的一小段时间内开启，以降低系统功耗。后仿真过程、结果及分析如下：(1)后仿真过程：为了保证基准时钟fref的上升沿在ckv的任意位置都能够得到正确的补偿结果，本实验对tdc进行后仿真时使用veriloga编写了一个矩形波波形发生器，其产生的波形的上升沿与下降沿的时间差在一个ckv周期内随机变化，使用该矩形波作为tdc的基准时钟fref，ckv的频率不发生变化，将tdc补偿后的phv做微分后与理想情况下的phv微分值做差得到tdc的测量误差，若测量误差在1lsb以下表示tdc工作正常。后仿真时基准时钟fref的频率固定为100mhz，分别在ckv的频率为2011mhz、2417mhz、3011mhz条件下进行10μs的瞬态仿真，分别得到tdc的测量误差和tdc_gain的波形。(2)后仿真结果及分析：tinv后仿结果在不同的corner下存在一些偏差，图9所示为tt/27℃corner下的frd&lt;29∶1&gt;的波形图。更为极端的corner下的数据如表2所示：pvttinvtt/27°18psss/125°23.5psff/-40°15ps表2不同工艺角下的tinv由此得到不同工艺角、不同ckv频率下的tdclsb数据如表3所示：如图8所示，tt/27℃corner下，不同ckv频率下的测量误差都在1个tdc_lsb以下，tdc_gain最大波动范围大约为3；如图9所示，ss/125℃corner下，不同ckv频率下的测量误差都在1个tdc_lsb以下，tdc_gain最大波动范围大约为5；如图10所示，ff/-40℃corner下，不同ckv频率下的测量误差都在1个tdc_lsb以下，tdc_gain最大波动范围大约为5；如图11所示，tt/27℃corner下，tref＝16mhz，fckv＝2.4ghz，tdc_en产生电路中frd&lt;29&gt;的延时dff数目为7(最大值，延时更多会导致tdc_en的上升沿延后至fref的上升沿之后)，tdc有无tdc_en信号的电流对比图。tdc总的平均电流为1.3ma；若tdc_en始终有效，tdc的总平均电流为2.6ma，节省了一半的电流。以上所述仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本
技术领域：
的技术人员在本发明揭露的技术范围内，根据本发明的技术方案及其发明构思加以等同替换或改变，都应涵盖在本发明的保护范围之内。当前第1页12