时间数字转换器电路、装置、设备及装置的控制方法与流程

本发明涉及时间数字转换器
技术领域：
，特别涉及一种时间数字转换器电路、装置、设备及装置的控制方法。
背景技术：
：关于飞行时间测距法(timeofflight，缩写tof)飞行时间测量，时间的数字转换器(timetodigitalconverter，tdc)在其中扮演着主要的角色，它的主要功能就是将待测的时间间隔转化成为数字信号通过计算得到该时间间隔，其本质就是多位计数器，但是其时间分辨率最小也是外部时钟clk的一个时钟周期，这样就不能满足测量比clk的一个时钟周期更短的时间间隔的需求，为了提高时间分辨，就增加了细计数模块，希望能测到更短的时间间隔，事实证明这样也是可行的。应用很广泛，例如结合相机原理的tof_3d成像，材料物理中荧光材料的荧光时间的测量等。然而，目前关于飞行时间测量采用的方法是：粗计数用计数器来实现，细计数由游标法tdc等来实现，其本质就是多级延时链，能够提高tdc的时间分辨，但是版图面积太大，没有办法实现大阵列集成，这对于完成阵列级tof芯片是极其不利的。技术实现要素：本发明的主要目的是提供时间数字转换器电路、装置、设备及装置的控制方法，旨在解决现有技术中如何在提高tdc的时间分辨的同时避免版图面积太大的技术问题。为实现上述目的，本发明提出的时间数字转换器电路，包括逻辑同步电路、时间数字转换器及时间振幅转换器模块，所述逻辑同步电路的第一输出端与所述时间数字转换器连接，所述逻辑同步电路的第二输出端与所述时间振幅转换器模块的输入端连接；所述逻辑同步电路，用于接收时钟信号、开始信号和终止信号，对所述开始信号和所述终止信号进行分离，输出计数时钟信号、时间振幅转换开始信号和时间振幅转换终止信号；所述时间数字转换器，用于接收所述计数时钟信号，根据所述计数时钟信号进行计数；所述时间振幅转换器模块，用于接收基准电流、所述时间振幅转换开始信号和所述时间振幅转换终止信号，根据所述基准电流、所述时间振幅转换开始信号和所述时间振幅转换终止信号进行计时。优选地，所述时间振幅转换器模块包括信号产生电路及时间振幅转换器；所述逻辑同步电路的第二输出端与所述信号产生电路的输入端连接，所述信号产生电路的输出端与所述时间振幅转换器的输入端连接；所述信号产生电路，用于接收所述时间振幅转换开始信号和所述时间振幅转换终止信号，输出细计数使能信号和复位信号；所述时间振幅转换器，用于接收基准电流、所述细计数使能信号和所述复位信号，在所述细计数使能信号为低时，根据所述基准电流进行计时，并根据所述复位信号进行复位。优选地，所述时间振幅转换器包括：金属氧化物半导体场效应晶体管mos管电路模块及电容；所述信号产生电路的输出端与所述mos管电路模块的第一端连接，所述mos管电路模块的第二端与所述电容连接；所述mos管电路模块，用于接收基准电流和所述细计数使能信号，通过所述细计数使能信号控制是否对所述电容进行充电，以及根据所述复位信号控制是否对所述电容进行复位；所述电容，用于根据所述基准电流进行计时，并根据所述复位信号进行复位。优选地，所述时间数字转换器包括计数器。优选地，所述逻辑同步电路包括触发器模块、或门和与门模块；所述触发器模块的第一端，用于接收时钟信号、开始信号和终止信号；所述触发器模块的第二端与所述与门模块的第一端连接，所述触发器模块的第二端还与所述或门连接；所述与门模块的第二端与所述计数器的第一端连接，所述计数器的第二端与所述时间振幅转换器模块连接。优选地，所述触发器模块包括第一触发器、第二触发器和第三触发器；所述与门模块包括第一与门和第二与门；所述第一触发器的输入端接收开始信号，所述第一触发器的第一输出端与所述第二触发器的输入端连接，所述第二触发器的输出端与所述第一与门的第一输入端连接，所述第一与门的输出端与所述第二与门的输入端连接，所述第二与门的输出端与所述计数器的第一端连接，所述第三触发器的输入端接收终止信号，所述第三触发器的输出端与所述第一与门的第二输入端连接，所述第一触发器的第二输出端与所述或门的第一输入端连接，所述第二触发器的输出端还与所述或门的第二输入端连接。本发明提出一种时间数字转换器装置的控制方法，应用于如上文所述的时间数字转换器装置，其基于时间数字转换器电路，所述时间数字转换器电路包括逻辑同步电路、时间数字转换器及时间振幅转换器模块，所述的时间数字转换器装置的控制方法包括以下步骤：所述逻辑同步电路接收时钟信号、开始信号和终止信号，对所述开始信号和所述终止信号进行分离，输出计数时钟信号、时间振幅转换开始信号和时间振幅转换终止信号；所述时间数字转换器接收所述计数时钟信号，根据所述计数时钟信号进行计数；所述时间振幅转换器模块接收基准电流、所述时间振幅转换开始信号和所述时间振幅转换终止信号，根据所述基准电流、所述时间振幅转换开始信号和所述时间振幅转换终止信号进行计时。优选地，所述时间振幅转换器模块包括信号产生电路及时间振幅转换器；所述时间振幅转换器模块接收基准电流、所述时间振幅转换开始信号和所述时间振幅转换终止信号，根据所述基准电流、所述时间振幅转换开始信号和所述时间振幅转换终止信号进行计时，具体包括：所述信号产生电路接收所述时间振幅转换开始信号和所述时间振幅转换终止信号，输出细计数使能信号和复位信号；所述时间振幅转换器接收基准电流、所述细计数使能信号和所述复位信号，在所述细计数使能信号为低时，根据所述基准电流进行计时，并根据所述复位信号进行复位。本发明还提出一种时间数字转换器装置，所述时间数字转换器装置包括如上文所述的时间数字转换器电路。本发明还提出一种时间数字转换器设备，所述时间数字转换器设备包括如上所述的时间数字转换器装置，或者所述时间数字转换器设备应用如上文所述时间数字转换器装置的控制方法。本发明公开了一种时间数字转换器电路，该时间数字转换器电路包括逻辑同步电路、时间数字转换器及时间振幅转换器模块，所述逻辑同步电路的第一输出端与所述时间数字转换器连接，所述逻辑同步电路的第二输出端与所述时间振幅转换器模块的输入端连接，所述逻辑同步电路，用于接收时钟信号、开始信号和终止信号，对所述开始信号和所述终止信号进行分离，输出计数时钟信号、时间振幅转换开始信号和时间振幅转换终止信号，从而解决亚稳态问题；所述时间数字转换器，用于接收所述计数时钟信号，根据所述计数时钟信号进行计数，所述时间振幅转换器模块，用于接收基准电流、所述时间振幅转换开始信号和所述时间振幅转换终止信号，根据所述基准电流、所述时间振幅转换开始信号和所述时间振幅转换终止信号进行计时，采用时间振幅转换器模块和逻辑同步电路来共同通提高时间数字转换器的时间分辨，所含数字电路很少，节省了面积，同时又提高了时间数字转换器的时间分辨。附图说明为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。图1为本发明时间数字转换器电路第一实施例的功能模块图；图2为本发明时间数字转换器电路第一实施例的时序示意图；图3为本发明时间数字转换器电路第二实施例的功能模块图；图4为本发明时间数字转换器电路第三实施例的电路原理图；图5为本发明时间数字转换器电路第三实施例的时序示意图；图6为本发明时间数字转换器电路第四实施例中逻辑同步电路的电路原理图；图7为本发明时间数字转换器电路第四实施例的理想时序图；图8为本发明时间数字转换器电路第四实施例的错误时序图；图9为本发明时间数字转换器电路第四实施例的同步信号工作时序图；图10为本发明时间数字转换器装置的控制方法第一实施例的流程图。附图标号说明：标号名称标号名称100逻辑同步电路201计数器200时间数字转换器m1第一mos管300时间振幅转换器模块m2第二mos管301信号产生电路m3第三mos管302时间振幅转换器m4第四mos管c电容m5第五mos管h或门m6第六mos管d1第一触发器d3第三触发器d2第二触发器y1第一与门y2第二与门本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。具体实施方式下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。需要说明，本发明实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。另外，在本发明中涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当人认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。本发明提出一种时间数字转换器电路。参照图1，图1为本发明时间数字转换器电路第一实施例的功能模块图。如图1所示，在本发明实施例中，所述时间数字转换器电路，包括逻辑同步电路100、时间数字转换器200及时间振幅转换器模块300，所述逻辑同步电路100的第一输出端与所述时间数字转换器200连接，所述逻辑同步电路100的第二输出端与所述时间振幅转换器模块300的输入端连接；所述逻辑同步电路100，用于接收时钟信号、开始信号和终止信号，对所述开始信号和所述终止信号进行分离，输出计数时钟信号、时间振幅转换开始信号和时间振幅转换终止信号；所述时间数字转换器200，用于接收所述计数时钟信号，根据所述计数时钟信号进行计数；所述时间振幅转换器模块300，用于接收基准电流、所述时间振幅转换开始信号和所述时间振幅转换终止信号，根据所述基准电流、所述时间振幅转换开始信号和所述时间振幅转换终止信号进行计时。应理解的是，为了提高tdc的时间分辨，添加了最基本的时间振幅转换器(time-to-amplitudeconverter，缩写tac)结构和逻辑同步电路100，所含数字电路很少，大大的节省了面积，同时又提高了tdc的时间分辨。其原理如下：如图1所示，所述逻辑同步电路100主要是实现粗细计数的开始信号的严格分离，如图2所示，图2为本发明时间数字转换器电路第一实施例的时序示意图，某事件的开始(start)信号来临之后，与外部给的终止(stop)信号之间有一定的时间差，所述时间差分为粗计数和细计数两部分，所述终止信号为一个与参考时钟完全同步的信号，目的只是产生一个细计数，为实验所用。所述逻辑同步电路100接收所述时钟信号、所述开始信号和所述终止信号，对所述开始信号和所述终止信号进行分离，即实现粗细计数的开始信号的严格分离，输出所述计数时钟信号、所述时间振幅转换开始信号和所述时间振幅转换终止信号。所述计数时钟信号counter_clk作为所述时间数字转换器的输入，所述时间数字转换器接收所述计数时钟信号，根据所述计数时钟信号进行计数，counter_clk是粗计数的开始信号，且在粗计数时间段内与所述时钟信号clk同步，上升沿有效，所述时间数字转换器包括计数器，对于所述计数器来说，每来一次上升沿所述计数器计数一次，最终粗计数时间td＝计数次数*t，其中t为clk时钟的周期。所述时间振幅转换器模块300接收基准电流、所述时间振幅转换开始信号和所述时间振幅转换终止信号，所述时间振幅转换器模块300包括信号产生电路及时间振幅转换器，所述信号产生电路接收所述时间振幅转换开始信号和所述时间振幅转换终止信号，输出cur_con信号，所述cur_con是细计数使能信号，所述cur_con低有效时，在这段时间内对所述时间振幅转换器模块300中的所述时间振幅转换器进行充电计时。本实施例中，采用tac和逻辑同步电路来共同通提高tdc的时间分辨，所含数字电路很少，大大的节省了面积，同时又提高了tdc的时间分辨。参照图3，图3为本发明时间数字转换器电路第二实施例的功能模块图。如图3所示，在本发明实施例中，所述时间振幅转换器模块300包括信号产生电路301及时间振幅转换器302；所述逻辑同步电路100的第二输出端与所述信号产生电路301的输入端连接，所述信号产生电路301的输出端与所述时间振幅转换器302的输入端连接；所述信号产生电路301，用于接收所述时间振幅转换开始信号和所述时间振幅转换终止信号，输出细计数使能信号和复位信号；所述时间振幅转换器302，用于接收基准电流、所述细计数使能信号和所述复位信号，在所述细计数使能信号为低时，根据所述基准电流进行计时，并根据所述复位信号进行复位。需要说明的是，所述逻辑同步电路100的第二输出端输出所述时间振幅转换开始信号和所述时间振幅转换终止信号，所述逻辑同步电路100的第二输出端与所述信号产生电路301的输入端连接，则所述信号产生电路301接收所述时间振幅转换开始信号和所述时间振幅转换终止信号作为输入，所述信号产生电路301输出细计数使能信号cur_con和复位信号reset，所述reset是tac的复位信号。可理解的是，所述时间振幅转换器302，用于接收基准电流、所述细计数使能信号cur_con和所述复位信号reset，当start信号的上升沿与clk上升沿一起到来时，如图4所示，图4为本发明时间数字转换器电路第一实施例的第二时序示意图，细计数的时间最长，即为一整个时钟周期。所述时间振幅转换器302包括电容，tart与stop之间的时间差就是粗计数+细计数。iref是基准电流，通过外部给出固定电流，实现电源在固定时间段内对电容的充电；当cur_con为低时，电源就开始对电容充电，当该信号为高时，外部电路开始对电容两端的电压进行读出；reset是复位信号，当外部电路对所述电容电压读出以后，reset信号为高，对所述电容进行复位，等待下一次的充电计时。本实施例中，采用时间振幅转换器和逻辑同步电路来共同通提高tdc的时间分辨，所含数字电路很少，大大的节省了面积。参照图4，图4为本发明时间数字转换器电路第三实施例的电路原理图。如图4所示，在本实施例中，所述时间振幅转换器302包括：金属氧化物半导体场效应晶体管mos管电路模块及电容c；所述信号产生电路301的输出端与所述mos管电路模块的第一端连接，所述mos管电路模块的第二端与所述电容c连接；所述mos管电路模块，用于接收基准电流和所述细计数使能信号，通过所述细计数使能信号控制是否对所述电容c进行充电，以及根据所述复位信号控制是否对所述电容c进行复位；所述电容c，用于根据所述基准电流进行计时，并根据所述复位信号进行复位。在具体实现中，iref是基准电流，通过外部给出固定电流，实现电源在固定时间段内对所述电容c的充电；mos管电路模块相当于开关电路，当所述细计数使能信号cur_con为低时，所述mos管电路模块导通，电源就开始对所述电容c充电，当所述细计数使能信号cur_con信号为高时，mos管电路模块关断，外部电路开始对所述电容c两端的电压进行读出；reset是复位信号，当外部电路对所述电容c进行电压读出以后，所述reset信号为高，对所述电容c进行复位，等待下一次的充电计时。在本实施例中，所述mos管电路模块包括第一mos管m1、第二mos管m2、第三mos管m3、第四mos管m4、第五mos管m5和第六mos管m6；所述信号产生电路的第一输出端与所述第五mos管m5的栅极连接，所述第五mos管m5的源极与所述第四mos管m4的漏极连接，所述第四mos管m4的栅极与所述第三mos管m3的栅极连接，所述第四mos管m4的源极与所述第二mos管m2的漏极连接，所述第二mos管m2的源极与所述第一mos管m1的源极连接，所述第一mos管m1的栅极与所述第二mos管m2的栅极连接，所述第一mos管m1的漏极与所述第三mos管m3的源极连接，所述第六mos管m6的漏极与所述第五mos管m5的漏极连接，所述第六mos管m6的漏极还与所述电容的第一端连接，所述第六mos管m6的源极与所述电容的第二端连接，所述第三mos管m3的漏极接收所述基准电流，所述第五mos管m5的栅极接收所述细计数使能信号，所述第六mos管m6的栅极接收所述复位信号。应理解的是，所述mos管电路模块中的第五mos管m5相当于开关电路，当所述细计数使能信号cur_con为低时，所述第五mos管m5导通，电源就开始对所述电容c充电，当所述细计数使能信号cur_con信号为高时，所述第五mos管m5关断，外部电路开始对所述电容c两端的电压进行读出；reset是复位信号，当外部电路对所述电容c进行电压读出以后，所述reset信号为高，所述第六mos管m6导通，对所述电容c进行复位，等待下一次的充电计时。所述第二mos管m2的源极与所述第一mos管m1的源极连接处，可向外提供电源avdd，所述avdd是模拟电压或者叫模拟正电源，是从芯片向外供电的。本实施例中，所述时间数字转换器200包括计数器201。可理解的是，counter_clk是粗计数的开始信号，且在粗计数时间段内与clk同步，上升沿有效，对于所述计数器201来说，每来一次上升沿所述计数器201计数一次，最终粗计数时间td＝计数次数*t，其中t为clk时钟的周期；关于细计数的计算：当start信号的上升沿与clk上升沿一起到来时，如图5所示，图5为本发明时间数字转换器电路第三实施例的时序示意图，细计数的时间最长，即为一整个时钟周期，所述电容c上的电压也达到最大值vmax，则细计数时间为(v/vmax)*t，其中t为clk的周期。start与stop之间的时间差就是粗计数+细计数。本实施例中，通过所述时间数字转换器200中的计数器201进行计数，通过逻辑同步电路100实现实现粗细计数的开始信号的严格分离，提高计数准确性，通过mos管电路模块及电容c构成的时间振幅转换器302，提高tdc的时间分辨。参照图6，图6为本发明时间数字转换器电路第四实施例中逻辑同步电路的电路原理图。如图6所示，在本实施例中，所述逻辑同步电路100包括触发器模块、或门h和与门模块；所述触发器模块的第一端，用于接收时钟信号、开始信号和终止信号；所述触发器模块的第二端与所述与门模块的第一端连接，所述触发器模块的第二端还与所述或门h连接；所述与门模块的第二端与所述计数器的第一端连接，所述计数器的第二端与所述时间振幅转换器模块连接。应理解的是，参照图7，图7为本发明时间数字转换器电路第四实施例的理想时序图，如图7所示，是理想的时序情况，当细计数结束之后再进行粗9321·计数。但是还有一种情况是我们没有办法预测的，参照图8，图8为本发明时间数字转换器电路第四实施例的错误时序图，如图8所示：某事件的开始信号与外部参考时钟的上升沿一起到来，如果没有严格的同步电路控制的话，粗计数使能信号就会出现一种错误的时序，这样就会导致tdc多计算一个时钟周期，这样的话就会严重影响tdc的时间精度。需要说明的是，为解决tdc亚稳态的问题，提高时间分辨的逻辑同步电路100包括触发器模块、或门h和与门模块，所述逻辑同步电路100加上tac比通常的用多级延时链来提高tdc精度的方法来说，能够节省很多版图面积。如图6所示，本实施例中，所述触发器模块包括第一触发器d1、第二触发器d2和第三触发器d3；所述与门模块包括第一与门y1和第二与门y2；所述第一触发器d1的输入端接收开始信号，所述第一触发器d1的第一输出端与所述第二触发器d2的输入端连接，所述第二触发器d2的输出端与所述第一与门y1的第一输入端a1连接，所述第一与门y1的输出端z1与所述第二与门y2的输入端连接，所述第二与门y2的输出端与所述计数器201的第一端连接，所述第三触发器d3的输入端接收终止信号，所述第三触发器d3的输出端与所述第一与门y1的第二输入端连接，所述第一触发器d1的第二输出端与所述或门h的第一输入端连接，所述第二触发器d2的输出端还与所述或门h的第二输入端连接。可理解的是，如图6所示，所述逻辑同步电路100只用到三个d触发器、两个与门、一个或门实现，所述第一触发器d1的第一输入端和所述第三触发器的第一输入端接收外部电压vdd，所述第一触发器d1的第二输入端接收开始信号start，所述第三触发器d3的第二输入端接收终止信号stop，所述第二与门y2的输出端输出计数时钟信号counter_clk，所述counter_clk是粗计数的开始信号，且在粗计数时间段内与所述时钟信号clk同步，上升沿有效，所述时间数字转换器包括计数器，对于所述计数器来说，每来一次上升沿所述计数器计数一次，最终粗计数时间td＝计数次数*t，其中t为clk时钟的周期。所述第一触发器d1的第二输出端与所述或门h的第一输入端连接，所述第一触发器d1的第二输出端输出所述时间振幅转换开始信号start_tac，所述第二触发器d2的输出端还与所述或门h的第二输入端连接，所述第二触发器d2的输出端输出时间振幅转换终止信号stop_tac，则所述或门h的输出端输出所述细计数使能信号cur_con。所述第一触发器d1的第一输出端与所述第二触发器d2的第一输入端连接，所述第二触发器的第二输入端输入所述时钟信号clk，所述第一与门y1的输出端z1与所述第二与门y2的第一输入端连接，所述第二与门y2的第二输入端输入所述时钟信号clk。参照图9，图9为本发明时间数字转换器电路第四实施例的同步信号工作时序图，具体的同步信号工作时序如图9所示，结合图6的电路原理图就可以得到该时序，结构紧凑，时序控制严谨，能够很好地提高tdc的时间分辨。本实施例采用的逻辑同步电路，结构紧凑，时序控制严谨，能够很好地提高tdc的时间分辨。本发明还提出一种时间数字转换器装置，该时间数字转换器装置包括如上所述的时间数字转换器电路，该时间数字转换器电路的具体结构参照上述实施例，由于本时间数字转换器装置采用了上述所有实施例的全部技术方案，因此至少具有上述实施例的技术方案所带来的所有有益效果，在此不再一一赘述。其中，时间数字转换器装置可以是时间数字转换器洗手器等设备。基于上述时间数字转换器装置，参照图10，本发明还提出一种时间数字转换器装置的控制方法第一实施例。其基于时间数字转换器电路，所述时间数字转换器电路包括逻辑同步电路、时间数字转换器及时间振幅转换器模块，所述的时间数字转换器装置的控制方法包括以下步骤：步骤s10：所述逻辑同步电路接收时钟信号、开始信号和终止信号，对所述开始信号和所述终止信号进行分离，输出计数时钟信号、时间振幅转换开始信号和时间振幅转换终止信号；步骤s20：所述时间数字转换器接收所述计数时钟信号，根据所述计数时钟信号进行计数；步骤s30：所述时间振幅转换器模块接收基准电流、所述时间振幅转换开始信号和所述时间振幅转换终止信号，根据所述基准电流、所述时间振幅转换开始信号和所述时间振幅转换终止信号进行计时。在本实施例中，所述时间数字转换器电路，包括逻辑同步电路、时间数字转换器及时间振幅转换器模块，所述逻辑同步电路的第一输出端与所述时间数字转换器连接，所述逻辑同步电路的第二输出端与所述时间振幅转换器模块的输入端连接。应理解的是，为了提高tdc的时间分辨，添加了最基本的时间振幅转换器(time-to-amplitudeconverter，缩写tac)结构和逻辑同步电路，所含数字电路很少，大大的节省了面积，同时又提高了tdc的时间分辨。其原理如下：如图1所示，所述逻辑同步电路主要是实现粗细计数的开始信号的严格分离，如图2所示，图2为本发明时间数字转换器电路第一实施例的时序示意图，某事件的开始(start)信号来临之后，与外部给的终止(stop)信号之间有一定的时间差，所述时间差分为粗计数和细计数两部分，所述终止信号为一个与参考时钟完全同步的信号，目的只是产生一个细计数，为实验所用。所述逻辑同步电路接收所述时钟信号、所述开始信号和所述终止信号，对所述开始信号和所述终止信号进行分离，即实现粗细计数的开始信号的严格分离，输出所述计数时钟信号、所述时间振幅转换开始信号和所述时间振幅转换终止信号。所述计数时钟信号counter_clk作为所述时间数字转换器的输入，所述时间数字转换器接收所述计数时钟信号，根据所述计数时钟信号进行计数，counter_clk是粗计数的开始信号，且在粗计数时间段内与所述时钟信号clk同步，上升沿有效，所述时间数字转换器包括计数器，对于所述计数器来说，每来一次上升沿所述计数器计数一次，最终粗计数时间td＝计数次数*t，其中t为clk时钟的周期。所述时间振幅转换器模块接收基准电流、所述时间振幅转换开始信号和所述时间振幅转换终止信号，所述时间振幅转换器模块包括信号产生电路及时间振幅转换器，所述信号产生电路接收所述时间振幅转换开始信号和所述时间振幅转换终止信号，输出cur_con信号，所述cur_con是细计数使能信号，所述cur_con低有效时，在这段时间内对所述时间振幅转换器模块中的所述时间振幅转换器进行充电计时。在本实施例中，所述时间振幅转换器模块包括信号产生电路及时间振幅转换器；所述步骤s30，包括：所述信号产生电路接收所述时间振幅转换开始信号和所述时间振幅转换终止信号，输出细计数使能信号和复位信号；所述时间振幅转换器接收基准电流、所述细计数使能信号和所述复位信号，在所述细计数使能信号为低时，根据所述基准电流进行计时，并根据所述复位信号进行复位。需要说明的是，所述逻辑同步电路的第二输出端输出所述时间振幅转换开始信号和所述时间振幅转换终止信号，所述逻辑同步电路的第二输出端与所述信号产生电路的输入端连接，则所述信号产生电路接收所述时间振幅转换开始信号和所述时间振幅转换终止信号作为输入，所述信号产生电路输出细计数使能信号cur_con和复位信号reset，所述reset是tac的复位信号。可理解的是，所述时间振幅转换器，用于接收基准电流、所述细计数使能信号cur_con和所述复位信号reset，当start信号的上升沿与clk上升沿一起到来时，如图4所示，图4为本发明时间数字转换器电路第一实施例的第二时序示意图，细计数的时间最长，即为一整个时钟周期。所述时间振幅转换器包括电容，tart与stop之间的时间差就是粗计数+细计数。iref是基准电流，通过外部给出固定电流，实现电源在固定时间段内对电容的充电；当cur_con为低时，电源就开始对电容充电，当该信号为高时，外部电路开始对电容两端的电压进行读出；reset是复位信号，当外部电路对所述电容电压读出以后，reset信号为高，对所述电容进行复位，等待下一次的充电计时。本实施例中，采用tac和逻辑同步电路来共同通提高tdc的时间分辨，所含数字电路很少，大大的节省了面积，同时又提高了tdc的时间分辨。此外，本发明还提出一种时间数字转换器设备，该时间数字转换器设备包括如上所述的时间数字转换器装置，或者应用上述的时间数字转换器装置的控制方法。易于理解的是，该时间数字转换器设备至少具有上述实施例所带来的有益效果。以上所述仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是在本发明的发明构思下，利用本发明说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的
技术领域：
均包括在本发明的专利保护范围内。当前第1页12