宽测量范围高灵敏度时间数字转换器的制作方法
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本申请要求申请号为16/167,488，申请日为2018年10月22日，名称为“宽测量范围高灵敏度时间数字转换器”的美国专利申请的权益，并将该申请的全文援引于此。
背景技术：
时间数字转换器(tdc)常用于提供表示时间值的数字输出。典型的tdc电路对开始事件和结束事件这两种事件之间的时间差进行测量。最简单的tdc为根据高频振荡器更新计数的计数器——假设振荡器的工作频率为f0，则计数器在每经过f0这一周期时间后更新一次。tdc电路在开始事件发生后开始计时，并在结束事件发生时读取计数器的状态，并将该值存储为计数器结束值。该计数值可以与上述计数器更新速率(或周期时间
技术实现要素：
在一种例示实施方式中，一种tdc通过结合使用粗测和精测来获得时间测量值。在另一实施方式中，该tdc用于低功率接收器的解调器内。在某些应用中，所述接收器为一种具有低内核电源电压且采用纳米技术的低功率高性能射频片上系统(soc)。借助纳米工艺技术的优势，所述接收器的集成电路(ic)可进行各种级别的数字调谐，从而实现模拟/射频性能的优化。本说明书描述了一种例示接收器的时间数字转换器(tdc)，该tdc用于对接收信号进行解调。其中，该解调可涉及载波周期的去除，结果的缩放和累加，以及重采样。在一些实施方式中，所述重采样结合使用先进先出(fifo)存储器和采样计时器电路。
在tdc粗测和精测元件将接收器时间信号转换为数字码字后，tdc粗测部分使用环形振荡器计算时间延迟长度的粗测值，而tdc精测部分使用二维游标结构计算粗测误差的高分辨率测量值。随后，系统通过将所述粗测值与精测值相结合来计算数字时间测量值。此外，系统还通过处理所述输出码字而：进行计数器回绕；在合适的采样时间，为基带读取电路提供结果；消除载波周期偏移量；以及对所得信号进行缩放。在一种例示接收器中，所得信号存储于fifo中，并由基带电路根据需求从该fifo中读取。
在一种例示实施方式中，粗测电路测量调制信号(或其分频或下变频形式)的第一上升沿和第二上升沿之间的时间周期的粗测值。在一种非限制性实施例中，所述输入周期介于2.5ns和5ns之间，对应于200mhz～400mhz的输入频率。所述接收器tdc包括tdc粗测电路，tdc精测电路以及一些数字重建电路。其中，所述粗测和精测结构用于满足目标测量范围和分辨率要求。在该接收器中，tdc粗测一般负责测量范围方面事宜，而tdc精测一般负责分辨率方面事宜。
tdc粗测提供输入周期的第一粗测值。在一种例示实施方式中，tdc粗测分辨率为160ps，并且基于环形振荡器类型的tdc。针对每一个输入上升沿，系统均对所述环形振荡器的状态进行检测，并生成待提供给tdc精测电路的信号。输入周期的粗测通过对环形振荡器级联以及与其相连的计数器的状态进行分析的方式实现。如此，在一种实施方式中，所述环形振荡器可以避免在操作过程中进行重置，且其输出对应于按顺序输入的各周期的累加值。
tdc精测对输入周期进行更加精细的测量，而且用于对粗测误差进行测量。在一种实施方式中，tdc精测电路包括二维游标结构，且tdc粗测中生成的输入信号注入至该tdc精测电路的慢线路和快线路中。tdc精测的输入信号为：(i)所接收的调制信号(已适当延迟)的上升沿以及tdc粗测环形振荡器元件的相应输出。tdc精测在tdc粗测完成后实施。tdc精测的操作对象为注入慢线路的传播边沿。与注入快线路的传播边沿相比，注入慢线路的传播边沿需要花费更长的传播时间。系统根据注入快线路的传播边沿在相应判优器网络内赶上注入慢线路的传播边沿的位置，计算tdc精测值。此外，系统还通过将粗测值和精测值相结合来获得最终测量值。在一种例示实施方式中，接收器的精测电路在慢线路中设置十二个50ps延迟器，在快线路中设置九个45ps延迟器。判优器矩阵通过五个游标线路实现240ps的测量范围以及5ps的分辨率。通过这一拓扑结构，接收器tdc可实现宽的输入范围(2.5ns～5ns)以及小的分辨率大小(5ps)。每一个时刻的连续测量值均对应于该时刻为止的所有输入周期的累加值。
在另一实施方式中，所述tdc测量本地参考时钟与所述调制信号(或其分频或下变频形式)的下一个上升沿之间的时间。
在一种方法的一些实施方式中，该方法可包括：由接收相位数字转换(pdc)电路接收具有载波频率的调制信号；获得所述调制信号与本地时钟信号之间的相位测量值；通过累加相位校正递增量，生成基于载波的相位校正值；根据所述相位测量值与所述基于载波的相位校正值之差，生成校正后相位测量值；以及通过缩放所述校正后相位测量值，生成载波相位测量值。
在一些实施方式中，生成所述相位校正递增量可基于：(i)所述调制信号在各次生成的校正后相位测量值之间生成的周期计数值；以及(ii)所述载波频率与本地时钟信号频率之差。
在一些实施方式中，如果时间窗口内不存在所述调制信号的上升沿，则可阻止所述基于载波的相位校正值的生成。
在一些实施方式中，获得所述相位测量值可包括：通过确定所述本地时钟的多个相位间隔当中与所述调制信号上升沿重合的相位间隔，确定粗测值；确定所述粗测值的精测误差；以及通过将所述粗测值与所述精测误差相结合来确定相位测量值。
在一些实施方式中，将所述粗测值与所述精测误差相结合可包括：以粗测比例因子缩放所述粗测值；以及以精测比例因子缩放所述精测误差。
在一些实施方式中，所述粗测值的缩放可将该粗测值从所述相位间隔的索引号转换成相位角度值，所述精测值的缩放可将所述精测误差从时间值转换成相对于所述本地时钟信号的相位。
在一些实施方式中，所述相位间隔可根据多个环形振荡器元件的状态确定。
在一些实施方式中，确定所述精测误差可包括：在二维游标延迟元件组成的慢线路中注入所述调制信号的上升沿；在二维游标延迟元件组成的快线路中注入与已确定的所述相位间隔相关联的环形振荡器输出信号；以及通过连于所述慢线路与快线路之间的判优器矩阵确定精测误差。
在一些实施方式中，生成所述载波相位测量值可包括：以所述载波频率与所述本地时钟信号频率之比的倍数缩放所述校正后相位测量值。
在一些实施方式中，一种方法可进一步包括：通过以谐波注入ilo降低所述频率来对所述调制信号进行预处理。
在一些实施方式中，一种方法可进一步包括：通过以分频电路降低所述频率来对所述调制信号进行预处理。
在一些实施方式中，一种方法可进一步包括：通过以混频电路降低所述频率来对所述调制信号进行预处理。
在一种装置的一些实施方式中，该装置可包括：模拟接收电路，该电路用于接收具有载波频率的调制信号；与所述模拟接收电路相连的相位数字转换(pdc)电路，该pdc电路用于获得所述调制信号与本地时钟信号之间的相位测量值；与所述pdc电路相连的基于载波的相位校正电路，该基于载波的相位校正电路用于通过累加相位校正递增量来生成基于载波的相位校正值；与所述基于载波的相位校正电路相连的校正后相位测量电路，该校正后相位测量电路用于根据所述相位测量值与所述基于载波的相位校正值之差生成校正后相位测量值；以及与所述校正后相位测量电路相连的载波相位测量电路，该载波相位测量电路用于通过缩放所述校正后相位测量值来生成载波相位测量值。
在一些实施方式中，所述基于载波的相位校正电路可包括查找表。
在一些实施方式中，所述相位校正递增量可基于：(i)所述调制信号在各次生成的校正后相位测量值之间生成的周期计数值；以及(ii)所述载波频率与本地时钟信号频率之差。
在一些实施方式中，所述调制信号的周期计数值可用于控制多路复用器选择存有单个周期载波偏移量值的倍数的表项。
在一些实施方式中，一种装置还可包括与所述校正后相位测量电路相连接的溢出电路，该溢出电路用于在当时间窗口内无所述调制信号的上升沿时阻止生成所述基于载波的相位校正值。
在一些实施方式中，所述pdc电路可包括：粗测电路，该pdc电路用于通过确定所述本地时钟的多个相位间隔当中与所述调制信号上升沿重合的相位间隔来确定粗测值；与所述粗测电路相连的精测误差电路，该精测误差电路用于确定所述粗测值的精测误差；以及与所述精测电路相连的相位测量电路，该相位测量电路用于通过将所述粗测值与所述精测误差相结合来确定所述相位测量值。
在一些实施方式中，一种装置可进一步包括：与所述粗测电路相连接的粗测值缩放电路，该粗测值缩放电路用于以粗测比例因子缩放所述粗测值；以及与所述精测误差电路相连接的精测值缩放电路，该精测值缩放电路用于以精测比例因子缩放所述精测误差。
在一些实施方式中，所述粗测值缩放电路可利用所述粗测比例因子将所述粗测值从所述相位间隔的索引号转换成相位值，所述精测值缩放电路可利用所述精测比例因子将所述精测误差从时间值转换成相对于所述本地时钟信号的相位。
在一些实施方式中，所述粗测电路可包括多个环形振荡器元件。
在一些实施方式中，所述精测误差电路可包括：由一个或多个反相器组成的形成第一路延迟元件的第一组反相器；由一个或多个反相器组成的形成第二路延迟元件的第二组反相器，其中，第一路延迟元件慢于第二路延迟元件；由数目等于所述第一路延迟元件的反相器数乘以所述第二路延迟元件的反相器数的锁存器组成的锁存器矩阵；将所述第一路延迟元件内的各反相器输出端连接至所述锁存器矩阵的矩阵列的各第一锁存器输入端的一组连接点；以及将所述第二路延迟元件内的各反相器输出端连接至所述锁存器矩阵的矩阵行的各第二锁存器输入端的一组连接点。
在一些实施方式中，所述载波相位测量电路可包括乘法元件，该乘法元件用于通过以所述载波频率与所述本地时钟信号频率之比的倍数缩放所述校正后相位测量值。
在一些实施方式中，一种装置可进一步包括用于降低所述调制信号的频率的谐波注入ilo。
在一些实施方式中，一种装置可进一步包括用于降低所述调制信号的频率的分频电路。
在一些实施方式中，一种装置可进一步包括用于降低所述调制信号的频率的混频电路。
在一种方法的一些实施方式中，该方法可包括：获得本地时钟的与具有载波频率和相位调制分量的载波信号的跃迁相关联的多个相位测量值；通过减去基于所述载波频率与本地时钟频率之间的频率差的偏移量，生成调节后本地时钟相位测量值；以及根据所述载波频率与所述本地时钟频率之比缩放所述调节后本地时钟相位测量值，以生成相位调制值。
在一种方法的一些实施方式中，该方法可包括：利用相位数字转换器，生成调制载波信号的相对于本地时钟的相域的相位测量值；以及根据所述调制载波信号的载波频率与本地时钟的频率之比，将所述相位测量值转换成调制相位值。
附图说明
图1为根据一些实施方式的极坐标接收器框图。
图2为根据一些实施方式的时间数字转换(tdc)方法及处理后操作的详细流程图。
图3为根据一些实施方式的tdc粗测电路框图。
图4为根据一些实施方式的二维游标时间数字转换器框图。
图5为根据一些实施方式的判优电路框图。
图6为根据一些实施方式的粗测与精测结合使用的框图。
图7为根据一些实施方式对数字时间测量值进行信号处理的数字元件框图。
图8根据一些实施方式的tdc方法流程图。
图9为根据一些实施方式的例示接收电路示意图。
图10为根据一些实施方式的接收器例示频率处理电路的示意图。
图11为根据一些实施方式生成tdc输出信号的例示概略过程示意图。
图12为根据一些实施方式的例示tdc生成电路示意图。
图13为根据一些实施方式的第一例示加窗电路示意图。
图14a为根据一些实施方式的第二例示加窗电路示意图。
图14b为根据一些实施方式加窗电路的一组例示信号时序的时序图。
图15为根据一些实施方式含频率缩放电路的例示相位解调电路示意图。
图16为根据一些实施方式生成载波相位测量值的实施例流程图。
本领域技术人员可理解的是，附图元件的图示目的在于简单和清楚，并不一定按比例绘制。例如，为了有助于促进对本发明实施方式的理解，附图中某些元件的尺寸相对于其他元件可能有所夸大。
附图中的合适之处采用常规符号表示装置和方法的部件，其仅示出了与本发明实施方式的理解有关的具体细节，以避免对受益于本说明书描述的本领域技术人员而言极其容易理解的细节对所公开的内容造成模糊。
各附图中所绘出且文中结合各附图所描述的实物、连接方式、设置方式等仅出于例示目的，并不在于构成限制。因此，与特定附图的“绘制”内容相关的任何及所有陈述或其他指示，与特定要素或实物在特定附图中的“存在形式”或“所含内容”相关的任何及所有陈述或其他指示，以及可能在脱离上下文语境的状况下孤立地理解为绝对意涵并因而构成限制的任何及所有类似陈述，可能需要仅以适宜的方式理解为紧随于“在至少一种实施方式，……”等积极意义的文句之后。出于行文的简洁和清楚起见，这一暗含的前导文句不再在附图的具体说明中反复赘述。
具体实施方式
在一种例示实施方式中，提供一种宽测量范围(数纳秒)小分辨率(5×10-12s，即5ps)的接收器tdc。在各种实施方式中，通过一系列的时间粗测和精测，满足相应用途的测量范围和分辨率要求。对于经过接收电路其他元件处理的信号(下称调制信号)，本文所述的各种电路先对其周期进行粗测，然后再对误差进行高分辨率测量。通过将该粗测和精测结果相结合，本系统可实现对输入信号周期的测量，并通过进一步处理将该时间测量值转换为相位测量值。
图1为一种例示极坐标接收器框图。极坐标接收器100接收射频信号102后，可通过放大器104将其放大。极坐标接收器100用于接收和解码射频调制信号，例如，经相移键控(psk)或正交幅度调制(qam)技术调制的信号。放大器的输出信号分别连接至幅度路径和相位路径。
在幅度路径中，首先由包络检波器或功率检波器等幅度检波器106对射频调制信号进行处理，该检波器用于提供表示射频调制信号幅度的信号。幅度检波器106可利用各种技术实现上述操作，例如，可先进行信号矫正，然后进行低通滤波。幅度信号通过模数转换器(adc)108处理后，生成表示射频信号幅度采样值的一系列数字幅度信号。在一些实施方式中，adc108以160msps的速率对射频调制信号的幅度进行采样。adc的输出存储于环形缓冲器110中。环形缓冲器内存储的采样值被读取后，由分数延迟滤波器112进行延迟操作，并且输出为幅度采样值ai130。
极坐标接收器100设有分频电路114。此外，还可利用限幅电路(未图示)在消除信号的所有幅度信息的同时，保留其相位信息。在一些实施方式中，幅度信息可通过ilo消除。分频电路具有用于从缓冲器104接收采样射频输入信号的输入端，以及用于向时间数字转换器(tdc)116的触发输入端提供分频输出信号的分频输出端。分频电路用于将输入信号的频率除以分频因子。在一些实施方式中，分频电路可由谐波注入锁定振荡器、数字分频器或其组合实现，或者由其他可能方式实现。分频电路114还用做幅度归一化电路。
放大器的相位路径输出端与用于分频(在一种实施方式中为4倍分频)的分频电路114连接。分频输出信号输入至时间数字转换器(tdc)116，以计算数字时间输出。时间数字转换器116用于测量分频信号的时间，例如测量分频信号的周期。时间数字转换器116可通过测量分频信号相应特征的先后出现时间之间的经过时间，测量分频信号的周期。举例而言，时间数字转换器可通过测量分频信号前后两个上升沿之间的时间或者分频信号前后两个下降沿之间的时间，测量分频信号的周期。在替代方案中，时间数字转换器也可测量分频信号完整周期之外的其他特征时间，例如测量分频信号上升沿和下降沿之间的经过时间。
在一些实施方式中，时间数字转换器116的操作无需使用时钟信号等外部触发信号。也就是说，时间数字转换器116测量分频信号两个特征(如两个上升沿)之间的时间，而非测量外部触发信号与分频信号上升沿之间的时间。由于时间数字转换器116对时间周期的测量完全在分频信号而非外部时钟信号的触发下开始和结束，因此时间数字转换器116可称自触发时间数字转换器。在图7示例中，自触发时间数字转换器116提供表示分频输出信号周期的数字时间输出。
除此之外，还由加法器118从数字时间输出中减去载波周期偏移量(t)，以使得当分频信号未发生相移时，该纠偏后数字时间输出为零或接近于零。当采样射频信号(相位调制载波信号或频率调制载波信号)发生相移时，该相移可导致采样射频信号的周期发生短暂变化，该短暂变化又进一步使得分频信号的周期也发生短暂变化。分频信号周期的短暂变化可测得为数字时间输出(及纠偏后数字时间输出)的短暂变化。在一些实施方式中，在射频调制信号的相位保持稳定不变的周期中，纠偏后数字时间输出为零或接近于零；而当射频调制信号发生相移时，该相移可导致纠偏后数字时间输出信号出现与相移方向对应的临时性正值或负值。
纠偏后数字时间输出可由乘法器120按比例因子缩放。缩放后数字时间信号(在一些实施方式中，直接为纠偏后数字时间输出)由加法器122和寄存器124组成的数字积分器累加，以生成积分时间信号。寄存器124可由分频信号钟控，从而实现对分频信号的逐周期累加。在纠偏后数字时间输出信号表示采样射频信号中存在相位变化的实施方式中，积分时间信号可提供表示采样射频信号当前相位的值。
累加值由另一寄存器126处理，以允许根据输入脉冲128，在合适的时间读取。在一些实施方式中，寄存器126用于以160msps的速度对积分时间信号采样，并输出相位采样值ψi132。在其他实施方式中，也可采用与上不同的采样速率。在图7实施方式中，分频电路114、tdc116、减法器118、乘法器120、加法器122以及寄存器124，126组成相位检测电路，用于生成表示被采样信号相位的一系列数字相位信号。
图2为将时间转换为数字值并计算原始调制信号相位的方法框图。分频输出信号201对应于图1所示tdc116的输入信号。在其他实施方式中，也可不采用分频操作。分频输出信号先经过tdc粗测电路202处理。其中，该电路计算粗测开始信号和粗测结束信号之间所经过的时间的粗测值。该粗测值可含有粗测量化尺寸导致的误差量。随后，在通过tdc精测电路203计算出误差值后，进一步通过粗测/精测计算204将误差值从粗测值中减去。在数字时间输出值计算步骤205中，对所得数字时间输出值进行处理，以根据粗测计算中使用的最大计数值，对数字时间输出值的回绕情况进行检验。随后，系统利用该检验操作的输出值实施160mhz基带同步计算206。极坐标接收器100采用特定时间的相位计算值，而160mhz基带同步计算操作将数字时间输出与160mhz基带周期对应的参考值进行比较。160mhz基带同步计算操作的输出值(积分时间输出使能信号)用于确定积分时间信号210的合适读取时间。所得的数字时间输出通过纠偏后数字时间输出计算207减去其中的载波周期偏移量，而所得纠偏后数字时间输出进一步通过缩放计算208获得缩放后数字时间信号。缩放后数字时间信号由累加电路209累加后生成积分时间信号210。积分时间信号210可根据积分时间输出使能信号在合适的时间读取。
图3为例示粗测电路框图。该粗测电路的首个部件为环形振荡器。在图3例示实施方式中，环形振荡器含九个反相元件。需要注意的是，频率和时间之间存在反比关系，而环形振荡器的振荡频率如下：
其中，t反相元件延迟时间为环形振荡器九个反相元件中一个反相元件的延迟时间。在一些实施方式中，粗测电路可以为具有七个反相元件的环形振荡器电路。在一些实施方式中，该环形振荡器的振荡频率可计算如下：
其中，t反相元件延迟时间为环形振荡器七个反相元件中一个反相元件的延迟时间。
输入节点335接收具有第一上升沿和第二上升沿的调制信号。第一上升沿和第二上升沿信号为调制信号的组成部分。在每一个上升沿上，tdc电路均将环形振荡器的每一个反相元件的输出值锁存。环形振荡器的每一个反相元件的输出值均为其输入信号值的反向值。当输入信号状态变化时，该变化需要一定的时间才能反映于输出信号中。在环形振荡器中，传播边沿的位置处于输入信号和输出信号处于向其相反状态移动过程中的反相处理级。系统对环形振荡器的完整振荡次数进行计数，并同时根据该计数结果和环形振荡器的当前状态，计算调制信号的周期粗测值。在一种用于确定环形振荡器的总体完整的振荡次数的例示方法中，每当特定反相器改变状态时，即将计数器的计数加一。本说明书下文中将对环形振荡器完整振荡次数的确定以及粗测值的计算进行探讨。由于粗测电路并不触及反相器的内部电路，因此在一种例示实施方式中，粗测分辨率即为反相处理级的延迟时间长度。
当将环形振荡器的每一个反相元件的延迟时间选择为tdc精测分辨率的2的幂的倍数时，能够减少粗测和精测结合所需使用的数字逻辑元件的数目。此外，缩小tdc精测的测量范围可降低功耗。此外，环形振荡器每一个反相元件的延迟时间决定了tdc精测的最小测量范围。tdc精测的功耗一般大于tdc粗测，但是在一些实施方式中，tdc精测的功耗也可小于tdc粗测。环形振荡器每一个反相元件的延迟时间越长，环形振荡器所需要的处理级数目越少。振荡频率越低，功耗越小。振荡频率越低，tdc粗测控制逻辑越能更早地实现环形振荡器周期的稳定化。此外，减少反相元件的数目能够降低逻辑复杂度，并节省电路板布局的空间。
在一种例示接收器中，在综合上述及其他因素(如成本和可用性)后，t反相元件延迟时间选择为等于25×5ps＝32×5ps＝160ps。相应地，环形振荡器的频率(fro)为347.222mhz。
在图3例示实施方式中，环形振荡器的每一个反相器336～344的输出端均与d触发器320～328相连。该电路利用d触发器的输出存储调制信号处于上升沿时环形振荡器各处理级的状态，并将锁存输出值未反相的反相器用作脉冲传播反相器。取决于环形振荡器是处于振荡周期的前半段还是后半段，该环形振荡器处理级内的反相器的输入和输出可同时为低电平，或同时为高电平。
本例中的接收电路利用三个计数器313～315记录环形振荡器的完整振荡次数。每一个该计数器均与环形振荡器的不同处理级的输出端相连。由于调制信号的上升沿与环形振荡器不同步，因此该上升沿的输入可发生于任意时刻，并且可恰好与环形振荡器处理级计数器的更新发生于同一时刻。通过使用三个计数器，可以确保未处于更新过程中的计数器能够在探测之前获得足够长的稳定化时间。在一种例示实施方式中，一个计数器与环形振荡器的目标测量处理级相连，而另外两个计数器作为后备计数器，分别与与该目标测量处理级前后相隔两级的处理级相连。通过使各计数器相隔两个单位延迟时间，可使得系统所使用的两个处理级在传播边沿通过后处于同一状态。这一设置方式可确保至少两个所述计数器处于同一状态。在一种例示接收器中，逻辑电路根据环形振荡器传播边沿信号的位置，选择所使用的计数器。其中，当环形振荡器的传播边沿当前与目标计数器处于同一位置时，逻辑电路使用剩余两个计数器当中的一个。在另一示例方法中，当某个计数器的值与至少一个其他计数器的值相吻合时，可将该值用作环形振荡器的完整振荡次数。在又一示例方法中，当环形振荡器的传播边沿不与目标计数器处于同一位置且不处于其前一位置时，系统可使用该目标计数器；否则，系统可使用后备计数器。
在一种实施方式中，可通过两个计数器对环形振荡器的完整振荡次数进行计数。在该实施方式中，当环形振荡器的第一反相器的输出值改变状态时，第一计数器加一。类似地，当环形振荡器的第二反相器的输出值改变状态时，第二计数器加一。随后，该电路根据脉冲传播反相器与第一和第二反相器的相对位置，选择该第一或第二计数器的计数值。
利用传播边沿在环形振荡器内的位置，系统可确定使用上述三个计数器当中的哪一个。在一种例示接收器中，处于o1(振荡器1)位置的计数器因在环形振荡器启动的同时计数加一，因此其计数比另外两个计数器高一。此时，如果环行振荡器内的传播边沿处于后半段，则o1计数器315可实现正确稳定化，因此系统可使用该o1计数器。如果环行振荡器内的传播边沿处于前半段，则o6计数器可实现正确稳定化，因此系统可使用该o6计数器。然而，例外之处在于当传播边沿开始新的一轮振荡时，其位置将变为0。虽然该位置可视为处于振荡周期的前半段，但是有时上游计数器(o6)313缺乏足够的时间实现稳定化。在该情形中，系统将选择计数器(o1)，但之前已增一的计数却无法消除。在不脱离总体原则的前提下，其他实施方式也可采用不同的处理级计数器。
通过使用持续运行的计数器，能够避免每次粗测均不得不重置电路这一问题。然而由于每次测量均会产生一定的误差，因此在对后续信号处理结果进行累加的实施方式中，上述方式可能会使得一定时间后的误差变得大至系统无法处理的程度。当使用环形振荡器时，持续运行的计数器可使得长时间内发生的误差相互抵消。其中，测量误差直接连回系统，而且每次新的测量均仍保持于分辨率的上下限范围内。
在一些实施方式中，可通过确定本地时钟的多个相位间隔当中与接收调制信号上升沿重合的相位间隔，确定相位粗测值。此外，还可通过确定相位粗测值的误差而确定相位精测误差，并通过求取相位粗测值与相位精测误差之差而获得相位测量值。在一些实施方式中，可根据环形振荡器的多个反相元件的状态，确定相位间隔。粗测电路可包括环形振荡器的多个反相元件。
在一些实施方式中，在tdc粗测电路进行测量时，可以对环形振荡器的每一个处理级进行采样，以判断哪两个前后相继的处理级的d触发器处于同一状态。d触发器处于同一状态的处理级对应于正在发生跃迁的处理级。在图3所示实施方式中，这一判断操作由控制逻辑303根据d触发器(320-328)的输出信号q0～q8执行，而在图13所示实施方式中，由多路复用器控制逻辑1304根据d触发器1302锁存的环形振荡器相位1328执行。其中，利用与第二d触发器对应的相位测量值生成相位粗测值。在一些实施方式中，在接收输入信号的几乎每一个上升沿处，均对环形振荡器进行采样，以生成待发送至精测时间数字转换(ftdc)电路的信号。其中，为了保持同步，或者为了使得tdc电路能够重置，可以跳过接收输入信号的某些上升沿。除此之外，粗测时间数字转换(ctdc)电路还可生成ftdc电路的开始和结束信号，并对已跳过的接收输入信号上升沿数进行计数(可表示为“c<3:0>”或“c<6:0>”)。ctdc电路还可对接收输入信号上升沿的到达时间处于环形振荡器640mhz时钟两个周期当中的哪一周期进行判断(可通过“b”信号传达)。
在生成精测输入信号时，控制逻辑需要花费一定的时间对环形振荡器的状态进行读取和处理。当调制信号以上升沿到达时，一种例示接收器通过调节d触发器的输出而使得环形振荡器的每一个处理级的输出信号相匹配。此外，为了确定传播边沿在环形振荡器电路中的位置，还使与接收调制信号相对应的信号通过与电路处理时间相对应的延迟元件329～334。其中，与调制信号相对应的信号通过与环形振荡器内六个处理级的延迟时间对应的六个反相器329～334。精测电路将经六个反相器(329～334)、多路复用器318以及关联信令元器件(304，306，308)延迟后的调制信号用作其精测开始信号，并且将六个处理级中越过传播边沿位置的环形振荡器反相器输出信号用作精测结束信号。其中，精测电路通过多路复用器319选择作为精测结束信号的合适环形振荡器反相处理级输出信号。与精测开始信号类似，精测结束信号也传播通过一组信令元器件(305，307，309)。最后，通过高分辨率测量，计算精测开始信号与精测结束信号之差。
在一种实施方式中，对于游标比较电路，精测开始信号为调制信号的上升沿，而且精测结束信号选择为能够使控制逻辑电路和多路复用器向游标比较电路提供延迟后粗测信号。在一种实施方式中，控制逻辑电路控制多路复用器选择越过脉冲传播反相器预设数目个延迟元件的比较器。在一种实施方式中，以延迟后粗测信号的上升沿启动游标比较电路包括：以多路复用器及预设数目个延迟元件延迟上升沿信号。
例如，如果环形振荡器的状态对应于处于第一处理级内的传播边沿，则电路利用控制逻辑303、延迟器316、与非门317以及多路复用器319，选择与环形振荡器中与第七处理级对应的元件(即六个处理级后的元件)。其中，多路复用器319的输出信号即为精测结束信号302。此外，电路还通过将粗测开始信号延迟六个延迟处理级，生成精测开始信号301。在一种例示接收器中，通过将调制信号延迟六个延迟级，使得精测开始信号301处于与精测结束信号302相应的正确时间范围内。在由精测电路处理之前，上述两信号还通过与之匹配的元器件。在一种例示接收器中，如图3所示，此类元器件为多路复用器(318和319)，异或门(306和307)，延迟元件(304和305)以及d触发器(308和309)。延迟粗测信号由延迟元件和异或门处理，以在延迟粗测信号处于上升沿或下降沿的时候生成触发信号。其中，延迟元件(304和305)和异或门(306和307)针对精测开始信号和精测结束信号生成短脉冲，此类短脉冲与d触发器(308和309)的时钟信号相连。只要关联使能信号处于高电平，而且重置信号处于低电平，d触发器便输出高电平信号。如此，精测开始信号和精测结束信号301和302便成为边沿信号。
图4为精测二维游标的例示工作原理说明图。系统利用该二维游标电路计算粗测误差。其中，该二维游标电路使用两组延迟线路，其中一组为快延迟线路，另一组为慢延迟线路。在一种实施方式中，每一条延迟线路均使用由一个或多个反相器401～424组成的一组反相器。精测开始信号传播通过慢延迟线路，而精测结束信号传播通过快延迟线路。在一种例示接收器中，由sr锁存器矩阵对所关注的延迟线路交叉点进行比较。在一种实施方式中，所述矩阵的大小等于快延迟线路内的反相器数乘以慢延迟线路内的反相器数。当将sr锁存器用作判优器时，各个快延迟线路反相器的输出端与矩阵内sr锁存器行的s输入端相连，各个慢延迟线路反相器的输出端与矩阵内sr锁存器列的r输入端相连。当s输入端升至高电平，且r输入端保持低电平时，每一个sr锁存器均输出高电平信号。当没有边沿信号通过各延迟线路时，所有延迟单元的输出保持低电平，而且判优器的所有输出保持高电平。这一构造方式表示，当关联快延迟线路脉冲在关联慢延迟线路脉冲之前抵达判优器时，判优器的输出升至高电平。tdc精测电路能够检测出快延迟线路脉冲首先抵达这一状况。当第二上升沿抵达判优器时，其输出保持不变，而且结果不受影响。当各延迟线路重置时，各判优器也相应重置。
在一种实施方式中，粗测误差的高分辨率测量值的计算包括：使调制信号上升沿(精测开始信号)传播通过第一路延迟元件，并使延迟后粗测信号(精测结束信号)传播通过第二路延迟元件，其中，第一路延迟元件慢于第二路延迟元件。此外，通过判优器矩阵形成的二维游标结构，将精测结束信号在精测开始信号之前抵达的判优器位置确定为最小判优器位置，即精测点。其中，将信号通过第一路延迟元件的相应部分的时间和信号通过第二路延迟元件的相应部分的时间之差计算为判优器位置辨识参数。当某个判优器的时间差小于另一判优器的时间差，则将该判优器的位置确定为小于另一判优器的位置。在一种实施方式中，将高分辨率测量值输出为精测点。
在一种例示接收器中，使用图4所示的二维游标结构400。该接收器的二维游标结构使用十二个慢延元件402，404，406，408，410，412，414，416，418，420，422，424(每一个慢延迟元件产生50ps的延迟)，九个快延迟元件401，403，405，407，409，411，413，415，417(每个快延迟元件产生45ps的延迟)，五个游标线路以及四十九个判优器。
上述快延迟线路的反相器延迟时间短于慢延迟线路的反相器延迟时间。在一种例示接收器中，快延迟线路使用延迟时间为45ps的反相器401，403，405，407，409，411，413，415，417，而慢延迟线路使用延迟时间为50ps的反相器402，404，406，408，410，412，414，416，418，420，422，424。在图4中，在所关注的每一个交叉点，均标有作为r的倍数的值。其中，字母“r”表示快延迟线路的每一个延迟元件与慢延迟线路的每一个延迟元件之间的延迟时间差。在一种例示接收器中，该延迟时间差为5ps(50ps减去45ps)。因此，该接收器的r即为5ps。如图所示，由于所关注的各交叉点的取值范围为0～48r，因此当以5ps取代r时，图5的二维游标结构的测量误差分辨率便为0(0r)～240ps(48r)。
以图4中靠近中心的“24r”交叉点为例，该交叉点的关联sr锁存器的输入信号分别传播通过慢延迟线路的六个延迟元件以及快延迟线路的四个延迟元件。在一种例示接收器实施方式中，慢延迟线路输入信号的延迟时间为6×50ps＝300ps，快延迟线路输入信号的延迟时间为4×45ps＝180ps，两值之差为120ps。当将该值除以5ps(r值)时，即得上述24r。通过本例中的计算方法，可以类似计算出图4中的其他所关注交叉点的值。
在图4标“r”的每一个交叉点上，均设有判优电路，用于判断首先通过该位置的信号是慢延迟线路信号，还是快延迟线路信号。图5为此类判优电路的一种实施方式。在该判优器位置上，快延迟线路与s输入端连接，而该s输入端与与非门501连接；慢延迟线路与r输入端连接，而该r输入端与与非门502连接。与非门501的输出端与与非门502的输入端及放大器503的输入端连接。类似地，与非门502的输出端与与非门501的输入端连接。放大器503输出信号q。
当s处于低电平状态(“0”)且r处于高电平状态(“1”)时，q为高电平状态(“1”)。当s和r均处于高电平状态时，q保持之前的电平值不变。当s为高电平且r为低电平时，q处于低电平状态。当快延迟线路和慢延迟线路中均无上升沿通过时，s和r均等于“0”，从而使得q的初始状态为“1”。当慢延迟线路的上升沿首先抵达判优器位置时，判优器的输出信号q保持“1”不变。当快延迟线路的上升沿首先抵达判优器位置时，判优器的输出信号q变为“0”。
以下以精测开始信号和精测结束信号的传播边沿相差194ps的情形为例，进一步阐明上述二维游标结构的工作原理。对于“38r”交叉点，经慢延迟线路传播的精测开始信号通过十一个慢延迟元件，对应的延迟时间为550ps(11×50ps)；而经快延迟线路传播的精测结束信号通过八个快延迟元件，对应的延迟时间为360ps(8×45ps)。此两线路的延迟时间差为190ps(550ps-360ps)。如此，对于该判优器(在一种例示接收器中为sr锁存器)的输入而言，慢延迟线路的传播边沿相对于快延迟线路的传播边沿占优，因此该“38r”判优器的输出保持高电平。
对于“39r”交叉点，经慢延迟线路传播的精测开始信号通过十二个慢延迟元件，对应的延迟时间为600ps(12×50ps)；而经快延迟线路传播的精测结束信号通过九个快延迟元件，对应的延迟时间为405ps(9×45ps)。此两线路的延迟时间差为195ps(600ps-405ps)。如此，快延迟线路的传播边沿先于慢延迟线路的传播边沿到达判优器的输入端，因此该“39r”判优器的输出变为低电平。对于40r及r的倍数值更高的交叉点，快延迟线路的传播边沿均先于慢延迟线路的传播边沿到达判优器输入端，因此每一个此类判优器的输出均变为低电平。
在一些实施方式中，快延迟线路可含16个延迟元件，每一个元件的延迟时间为75ps，总延迟时间为1200ps(16×75ps)。在一些实施方式中，慢延迟线路可含18个延迟元件，每一个元件的延迟时间为80ps，总延迟时间为1440ps(18×80ps)。其中，二维游标延迟结构的误差分辨率为r的1～63倍，r等于5ps。也就是说，在一些实施方式中，二维游标延迟结构的误差分辨率为5ps的1～63倍，即5ps～315ps。
在一些实施方式中，精测误差的确定可包括：在二维游标延迟元件组成的慢延迟线路中注入调制信号上升沿；以及在二维游标延迟元件组成的快延迟线路中注入与已确定的相位间隔相关联的环形振荡器输出(与处于跃迁状态的d触发器关联的信号)。精测误差可由连于慢延迟线路和快延迟线路之间的判优器矩阵确定。其中，精测点为传播于延迟元件组成的快延迟线路内的粗测信号抵达时间早于传播于延迟元件组成的慢延迟线路内的粗测信号上升沿抵达时间的最小判优器位置。所输出的精测误差可与精测点相对应。
在一些实施方式中，一种精测误差电路可包括：由一个或多个反相器构成的第一组反相器，该组反相器形成第一路延迟元件；以及由一个或多个反相器构成的第二组反相器，该组反相器形成第二路延迟元件，其中，第一路延迟元件慢于第二路延迟元件。精测误差电路还可包括由数目与第一路延迟元件内的反相器数与第二路延迟元件内的反相器数的乘积相等的锁存器构成的锁存器矩阵。此外，一组连接点可将第一路延迟元件内的各个反相器输出端连接至锁存器矩阵的矩阵列内的各锁存器第一输入端，另一组连接点可将第二路延迟元件内的各反相器输出端连接至锁存器矩阵的矩阵行内的各个锁存器第二输入端。该锁存器矩阵可用作确定精测点的判优器矩阵。
每一个判优器位置上均设置例示判优电路(示于图5)。二维游标结构电路将每一个判优器位置的输出与低电平状态相比较，并保存快延迟线路的传播边沿信号在判优器输入端的抵达时间比慢延迟线路的传播边沿信号在判优器输入端的抵达时间更早的位置当中时间差最小(r的倍数值最小)的位置。系统将该最小时间差用作精测值。
tdc精测电路在每次测量后重置。当经慢延迟线路传播的传播边沿到达线路末端时，将生成重置脉冲。该重置脉冲使得传播于慢延迟和快延迟线路内的精测开始信号和精测结束信号变为低电平。与此同时，该操作还使得判优器重置。
图6为用于根据上述粗测值和精测值重建tdc输入信号周期的数字逻辑的一种实施方式的框图。该例示tdc粗测电路采用三个计数器输出端(345，346，347)，这三个输出端与三个d触发器601连接，以为其提供三个计数器信号612。每一个d触发器的输出端均与计数值逻辑模块604连接。该计数值逻辑模块输出粗测值，并将其连入d触发器605。该d触发器的输出端与粗测值逻辑模块607连接。这些d触发器形成流水线处理级，以实现额外的处理时间。在其他实施方式中，也可不使用流水线处理级。
保持环形振荡器每一个处理级状态的九个d触发器输出值在寄存器613内存储为一个9比特的环形振荡器值。存有该9比特环形振荡器输出值的寄存器613与d触发器602相连。d触发器602的输出端与传播边沿位置逻辑模块603相连。该传播边沿位置逻辑模块计算环形振荡器电路内的传播边沿位置。该传播边沿位置逻辑模块的输出端分别与计数值逻辑模块604和d触发器606相连。该d触发器的输出端与逻辑模块607相连。
粗测值逻辑模块607计算输入周期614的粗测值，并将该值用作d触发器608的输入值。该d触发器的输出值用作综测逻辑模块610的输入值。此外，tdc精测值615输入d触发器609，而该d触发器的输出作为综测逻辑模块610的输入，以对输入周期进行综合测量。该输入周期综测值输入d触发器611，以由该d触发器输出数字时间测量值616。
粗测值可根据传播边沿位置以及正确的计数输出值获得。在一种例示接收器中，环形振荡器包含分布于一个完整振荡周期中的9个处理级和18个延迟元件。相应地，tdc粗测值计算为：
t粗测＝18×c最终+d最终
由此可知，tdc粗测值为环形振荡器完整振荡次数测量值所对应的时间(18×c最终)与当前传播时间(d最终)之和。
tdc粗测分辨率为160ps，即tdc精测分辨率的32倍。因此，上述数字时间测量值为：
tdc输出＝32×t粗测-t精测+校准校正因子
由此可知，该数字时间测量值(tdc输出)为粗测/精测分辨率比(32)乘以粗测时间(t粗测)后减去高分辨率精测值(t精测)并加上校准校正因子的结果。该校准校正因子取决于tdc粗测中用于计算该值时所依据的传播边沿。在上述多种逻辑门中，上升沿和下降沿的延迟时间存在微小的差别，因此需要通过校正才能获得准确结果。
预设延迟元件数等于最大粗测逻辑处理时间除以环形振荡器延迟元件的单位延迟时间之商。在一种例示接收器中，预设延迟元件数为六。多路复用器的输入选择值等于脉冲传播反相器所处的级数与预设延迟元件数之和。当该多路复用器的输入选择值超过环形振荡器的反相器总数时，则从该多路复用器的输入选择值中减去环形振荡器的反相器总数。所述粗测/精测分辨率比为单位延迟时间除以游标慢延元件和游标快延元件的延迟时间差之商。在一种例示接收器中，该粗测/精测分辨率比为：
图7为根据数字时间测量值计算调制信号相位的电路模块功能框图。在一种例示接收器中，图6的输出为13个比特的数字时间测量值。该值用作图7的输入。其中，第一电路模块701，702，703，704，705，706，707(数字时间差电路)从当前数字时间测量值中减去前一数字时间测量值，以计算周期差值。图中，电路模块703所示即为该计算操作。如果前一数字时间测量值大于当前数字时间测量值，则说明数字时间测量值超出了最大值并发生回绕。在该情况下，电路将当前数字时间测量值与计数器回绕值相加后减去前一数字时间测量值。图中，电路模块702，704，705所示即为该计算过程。图7电路例如借助d触发器707，将所述差值计算的输出延迟一个处理级周期。在一种例示电路中，由逻辑元件701～707实施上述比较和延迟功能。在一种例示接收器中，所述回绕值为4608。该值为粗测计数器的可取值的8种种类数(23)乘以环形振荡器的处理级数(18)乘以粗测/精测分辨率比(32)之积。该第一电路模块的输出结果为表示先后两个数字时间测量值之差的周期差值信号。
第二电路模块708，709，710，711，712，713，714(基带输出时间电路)处理基带信号的160mhz读取速率。该电路模块利用反馈环路将第一电路模块前后相继的输出值相加。当该相加结果超出输出时间阈值(1250)时，将该输出时间阈值从反馈值中减去，以使得输出写入信号在两个处理级周期之后升至高电平。接收器利用该数字时间输出重建160mhz时间轴。输出时间阈值(1250)对应于数字时间输出分辨率值为5ps的160mhz读取周期
图7的第三电路模块715，716，717，718，719，720，721(纠偏后数字时间输出电路)从第一电路模块的输出(数字时间输出)中减去载波周期偏移量t，并对所得结果进行缩放。载波周期偏移量电路用于减去纠偏后数字时间输出计算结果中的载波周期偏移量。载波周期偏移量t按照下式计算(fc为载波频率)：
缩放电路用于将纠偏后数字时间输出缩放至目标水平。随后，tdc粗测电路对缩放后数字时间信号进行累加，以使得其误差处于tdc精测分辨率范围内。其中，缩放比例因子按照下式计算：
比例因子＝1024×fc×tdc分辨率
由于相位2π映射为10比特，因此比例因子为1024。累加电路的累加值为相位解调器电路的最终输出。纠偏后数字时间输出计算及相应处理后延迟可由电路元件715和716实施，而缩放和相应处理后延迟可由电路元件717，718，719实施。此外，缩放后数字时间信号的累加以及相应处理后延迟可由电路元件720和721实施，以输出积分时间信号723。
在一种例示接收器实施方式中，由fifo处理与tdc电路高达400mhz的输出写入时钟不同步的基带信号的160mhz读取时钟。其中，tdc电路以积分时间输出使能信号722所设置的速率以及高达400mhz的时钟(tdc输入信号)将先后相继的输出值写入fifo，而基带电路以160mhz的速度读值。
图8所示为调制信号的相位计算方法。在tdc方法800中，通过接收步骤802接收信号。在一些实施方式中，该信号为分频输出信号。在粗测步骤804中，根据调制信号，计算时间数字转换粗测值。在粗测步骤804中，由tdc电路的环形振荡器获取调制信号第一上升沿和第二上升沿之间周期的粗测值。在精测步骤806中，计算粗测误差的精测值。在该精测步骤806中，由tdc电路的游标比较电路获取粗测误差的高分辨率测量值。在结合步骤808中，通过将粗测值和精测值相结合而获得数字时间测量值。在相位确定步骤810中，利用所述数字时间测量值，获得调制信号相位。
图9为根据一些实施方式的例示接收电路900示意图。调制信号可由天线902接收，在一些实施方式中，该天线可与低噪声放大器(lna)904连接。lna904的输出可连接至缓冲器906，并分至用于分别提取幅度和频率/相位信息的两路元器件。在用于频率的一路元器件中，可由谐波注入锁定振荡器(ilo)908对接收调制信号进行处理，以降低接收信号的频率。在一些实施方式中，谐波ilo908的输出端可与可调延迟元件910、四分频元件922以及二分频元件924的输入端连接。可调延迟元件910的输出端可与二分频元件的输入端连接，以将频率一分为二。二分后的频率信号可由混频器914与用于幅度的一路元器件当中的缓冲器906输出的调制信号混频。混频器914的输出信号可由低通滤波器(lpf)916滤波，以去除高频分量。lpf916的输出信号可由模数转换器(adc)918的输入端接收，以将信号转换为表示调制信号幅度的数字码字。adc918的输出信号由用于对齐调制信号幅度和相位分量的幅度/相位对齐电路920与调制信号的相位分量对齐。幅度/相位对齐电路920的输出端可与cordic940连接。
多种电路可用于将调制信号转换为供进一步处理的低频信号。在一些实施方式中，可采用含四分频器922的四分频电路。在一些实施方式中，可采用含二分频器924、混频器926及另一二分频器928的四分频电路。在一些实施方式中，可采用含四分频器922、二分频器924、混频器926、另一二分频器928及多路复用器(mux)932的四分频电路，所述多路复用器用于四分频电路输出信号的选择。在含四分频器的四分频电路中，接收信号的频率和相位分量被四除。在四分频电路的一些实施方式中，接收信号的频率和相位分量通过二分频器924被二除。频率振荡器930可用于生成640mhz信号，该信号可由第一个二分频器928一分为二。第一个二分频器928的输出可由混频器926与第二个二分频器924的输出混频。由于混频器仅改变频率但不改变相位，因此通过使用混频器，可在改变频率分量的同时，保持相位分量不变。四分频电路的输出(在一些实施方式中，该信号可由多路复用器932输出)可由粗测时间数字转换(ctdc)电路934接收。在一些实施方式中，调制信号可例如通过以四分频器922等分频电路处理而减低频率。在一些实施方式中，调制信号可例如通过以混频器926等混频电路处理来减低频率。
在一些实施方式中，可以采用以下两种降频类型当中的一种或多种：(1)以分频器对输入信号进行物理分频；(2)将输入信号与另一频率的信号(如本地振荡器(lo)信号)混频。在一些实施方式中，可利用ilo以谐波方式锁定接收信号的频率。其中，可使用二阶谐波或四阶谐波ilo。ilo输出信号可由四分频电路进行物理分频。在一些实施方式中，可以对频率进行八分频。在一些实施方式中，可以将ilo输出信号进行二分频，并将分频的信号与320mhz信号混频。在一些实施方式中，可通过四分频电路及混频器进行物理八分频。
当以分频器进行物理分频时，还同时进行相位分割。当以混频器将输入信号与正弦信号混频时，频率可发生变化，但相位保持不变(或者不会被分割)。在一些实施方式中，混频器输出信号可与输入信号保持相同的频谱(带宽)。在一些实施方式中，八分频电路的分频输出信号的分辨率可以为5ps。当该分频信号随后被八倍频时，分辨率可变为40ps。
ctdc电路934可包括组成环形振荡器的元器件。或者，作为替代方案，ctdc可以使用具有多个相位的系统时钟。ctdc确定调制信号与本地时钟信号(或环形振荡器信号)之间的相位粗测值。在一些实施方式中，本地时钟信号可以为640mhz的信号，而调制信号可介于280mhz和320mhz之间(或者，在一些实施方式中，介于160mhz和320mhz之间)。ctdc电路934可接收640mhz环形振荡器930的输出信号。ctdc电路934的输出信号可由精测时间数字转换(ftdc)电路936用于确定精测误差。处理逻辑电路938可通过将粗测值与精测误差相组合来生成相位测量值。该相位测量值可减去基于载波的相位校正值，以生成校正后相位测量值。校正后相位测量值可进行缩放，以生成载波相位测量值，该载波相位测量值可由cordic940接收。cordic940可接收幅度和频率/相位两路元器件的输出信号，以生成调制信号的同相(i)分量942和正交(q)分量944。
图10为根据一些实施方式的接收器的例示频率处理电路1000示意图。图10电路提供了若干可使用的信号处理路径，这些路径可用于选择目标分频因子和/或下变频因子。在一些实施方式中，当不需要更大的配置灵活性时，也可提供单条处理路径。输入调制信号1002可注入注入锁定振荡器1004，以降低输入信号的频率。在一些实施方式中，降频后信号可输入第一缓冲器1006和第二缓冲器1026。逻辑与门1010可将第一缓冲器1006的输出信号与重置信号1008进行逻辑与运算。与门1010输出信号的频率可由一系列二分频器1012，1014，1016进行分频，以生成二分频、四分频及八分频信号，这些信号可输入多路复用器1020。多路复用器1020内还可输入外部输入信号1018。多路复用器1020的输入信号可由二分频器1022分频后输入至第二多路复用器1024。第二多路复用器1024的输出信号1038可输入至tdc电路。
逻辑与门1028可将第二缓冲器1026的输出信号与重置信号1008进行逻辑与运算。与门1028输出信号的频率可由二分频器1030进行二分频。混频器1032可将二分频器1030的输出信号与320mhz信号混频。该320mhz信号可通过以二分频器1034对640mhz信号进行二分频的方式获得。该640mhz正弦信号可由振荡器1036生成。混频器1032的输出信号可输入至多路复用器1024内。多路复用器1024可用于在分频电路和混频电路之间进行选择，以生成输出信号1038。
图11为根据一些实施方式生成tdc输出信号的例示概略过程1100的示意图。其中，调制输入信号1102和一系列环形振荡器相位信号1104，1106可输入至tdc粗测电路1108。在一些实施方式中，tdc粗测电路1108可输出tdc精测电路1110的精测开始信号1128和精测结束信号1130。tdc精测电路1110可输出输出信号1142，该信号在一些实施方式中可表示63个判优器位置(在图11标为“out<62:0>”)当中的一个。tdc粗测电路1108可输出环形振荡器状态1132，该状态标为“f<5:0>”。环形振荡器状态1132可以为将调制输入信号1102映射至从环形振荡器时钟信号(在一些实施方式中，该信号可以为160mhz信号)的6个相位区段(或者，在一些实施方式中，为12个相位区段)中选出的最近相位区段的相位粗测值。环形振荡器的时钟信号可延迟两个周期，以生成“b”信号1134，该信号可用于判断调制输入信号的上升沿是否处于640mhz时钟信号上升沿的两个周期内。tdc粗测电路可生成表示溢出状况的溢出信号1136。tdc粗测电路1108可输出调制输入信号上一有效上升沿后发生(或跳过)的调制信号上升沿数的计数值，其中，该计数值标为“c_d2<3:0>”信号1138。tdc粗测电路1108还可输出环形振荡器时钟信号(标为“clk_160”)1140。
在一些实施方式中，判优器输出信号1142、环形振荡器状态信号1132、“b”窗口信号1134、溢出信号1136以及上一有效测量值后调制信号上升沿数的计数值1138可分别通过可由本地时钟信号1140控制的相应d触发器1114，1116，1118，1120，1122。各d触发器1114，1116，1118，1120，1122可用于根据环形振荡器时钟信号1140，将各输入信号与处理逻辑电路1124同步。各d触发器1114，1116，1118，1120，1122的输出信号可输入至处理逻辑电路1124，并由处理逻辑电路1124处理，以生成tdc输出信号1126。
图12为根据一些实施方式的例示tdc生成电路1200示意图。在一些实施方式中，可设置粗测时间数字转换(ctdc)电路，该电路接收接收调制信号。ctdc电路的输出信号可以为随后供缩放的粗测相位信号。ctdc电路还可输出由精测时间数字转换(ftdc)电路接收的粗测时间信号。ftdc电路可输出时间信号，时间信号在缩放后从缩放后的ctdc输出信号中减去。
在一些实施方式中，可设置粗测时间数字转换(ctdc)电路，该电路接收接收调制信号以及640mhz(或者，在一些实施方式中，为600mhz)的本地振荡器信号。ctdc电路输出与相位区段相对应的相位信号。ctdc电路还输出供精测时间数字转换(ftdc)电路接收的精测开始信号和精测结束信号。ftdc电路可包括用于计算时间信号的二维游标。ctdc的相位输出信号、ftdc的时间输出信号以及本地振荡器信号由缩放电路接收，而且该缩放电路输出相位信号。
在一种实施方式中，环形振荡器时钟信号的相位可分割为12个区段，相当于将360度(或弧度制下的2π)除以12。相应地，ctdc的输出为1～12中整数的二进制表示形式，其表示12个可能相位当中哪一相位与调制信号的跃迁对齐。在一些实施方式中，tdc粗测相位分辨率比例因子1230可如下所示：
乘法器1228可将ctdc信号与ctdc比例因子1230相乘。在一些实施方式中，可将ctdc比例因子1230乘以四或八，以抵消调制输入信号在输入ctdc电路之前进行的四分频或八分频操作的影响。举例而言，图15所示为在一些实施方式中ctdc和ftdc电路生成相位测量值后可进行的乘四(1520)或乘八(1522)操作。在一些实施方式中，乘四或乘八操作可通过tdc内的ctdc比例因子1230进行。在一些实施方式中，可对ctdc比例因子1230的值进行乘二操作，以抵消tdc电路上游的四分频电路及tdc电路下游的八倍频电路的影响。
图12示出了ctdc解码电路1216所接收的粗测输入信号(“f<5:0>”)1202。精测误差输入信号(“arb<62:0>”)1204由ftdc解码电路1222接收，该信号在一些实施方式中表示63个判优器当中的哪一个对应于精测点。ftdc解码器1222输出表示关联判优器位置的对应时间长度的二进制值。ctdc解码器1216和ftdc解码器1222的时间输出值分别连接至存储元件1218，1224，以分别由此两存储元件存储解码器1216，1222提供的时间值，此两时间值分别表示粗测时间值和精测时间值。加法器1226可将ftdc解码器的输出信号与校正因子1212，1214相加。校正因子1212，1214可由多路复用器1220选择，该多路复用器1220的选择引脚上可连接粗测信号。校正因子可通过校准过程获得，并用于抵消与环形振荡器具体对应处理级(或本地时钟相位)之间的时间差异关联的误差。乘法器1234可将校正后的ftdc信号与tdc精测比例因子1232相乘，该精测比例因子如下所示：
640mhz时钟的两个周期对应的总时间为
缩放后粗测值和缩放后精测误差可分别连接至存储元件1236，1238，以实现缩放后粗测和精测结果的保存，供进一步处理。加法器1240可将此两缩放后测量值以从粗测值中减去精测误差的方式相结合，以生成相位测量信号。该相位测量信号可发送至存储元件(或d触发器)1242。
在一些实施方式中，获得相位测量值可包括：通过确定本地时钟的多个相位间隔当中与调制信号上升沿重合的相位间隔而确定粗测值；确定粗测值的精测误差，并通过将粗测值与精测误差相结合来确定相位测量值。在一些实施方式中，相位数字转换(pdc)电路可包括粗测电路，该粗测电路用于通过确定本地时钟的多个相位间隔当中与调制信号上升沿重合的相位间隔来确定粗测值。该pdc电路可进一步包括与粗测电路相连的精测误差电路，该精测误差电路用于确定粗测值的精测误差。该pdc电路可进一步包括与精测电路相连的相位测量电路，该相位测量电路用于通过将粗测值与精测误差相结合来确定相位测量值。
在一些实施方式中，将粗测值与精测值相结合还可包括：以粗测比例因子缩放粗测值，以及以精测比例因子缩放精测值。在一种装置的一些实施方式中，该装置可包括：与粗测电路相连的粗测值缩放电路，该粗测值缩放电路用于以粗测比例因子缩放粗测值；以及与粗测值缩放电路相连的精测值缩放电路，该精测值缩放电路用于以精测比例因子缩放精测误差。
在一些实施方式中，粗测值的缩放可将粗测值从相位间隔的索引号转换成相位角度值，而精测值的缩放可将精测误差从时间值转换为相对于本地时钟信号(在一些实施方式中，可以为320mhz信号)的相位。在一种装置的一些实施方式中，粗测值缩放电路可利用粗测比例因子将粗测值从相位间隔的索引号转换成相位值，精测值缩放电路可利用精测比例因子将精测误差从时间值转换为相对于本地时钟信号的相位。
由于调制输入信号并不恰好为本地时钟信号(在一些实施方式中，为160mhz信号)的整数倍，因此对于每一个tdc输入，均可计算偏移量1210，该偏移量为从相位测量值中减去的相移量。在一些实施方式中，偏移量1210可计算为：
以抵消本地640mhz时钟的两个周期与调制信号周期之间的周期差，其中，fc等于调制信号的信道频率。在一些实施方式中，fc可介于280mhz和320mhz之间，但是在一些实施方式中fc也可介于160mhz和320mhz之间。偏移量值表示本地时钟信号上升沿与每一个后续上升沿之间因本地时钟信号与频率为fc的未调制载波信号之间的频率差而存在的预期时间差。如下所述，可利用表来存储偏移量值的倍数。在一些实施方式中，可通过将ftdc比例因子1232乘四或乘八来抵消调制输入信号在输入ftdc电路之前经历的四分频或八分频操作的作用。例如，图15所示为在一些实施方式中可在ctdc和ftdc电路生成相位测量值后进行的乘四(1520)及乘八(1522)操作。在一些实施方式中，乘四或乘八操作可通过tdc内的ftdc比例因子1232进行。在一些实施方式中，ctdc比例因子1230、ftdc比例因子1232以及偏移量1210可乘二，以抵消tdc电路上游的四分频电路及tdc电路下游的八倍频电路的作用。
一种装置可生成相位校正递增量，该相位校正递增量可基于：(1)各次生成的校正后相位测量值之间发生的调制信号周期计数值(如tdc_out1250)；以及(2)载波频率与本地时钟信号频率之差。在一些实施方式中，可以使用按照如下方式计算相位校正递增量的偏移量表1252(或相位校正表)：
相位校正递增量＝偏移量×[in_count(i)-in_count(i-1)]
偏移量1210可按照上述方式计算，而incount()值可按照下述方式计算。偏移量表1252可与多路复用器1254结合使用，以根据输入的偏移量1210选择相位校正递增量。在一些实施方式中，基于载波的相位校正电路可包括查找表，如偏移量表1252。
有效校正后相位测量值之间的接收调制信号上升沿的计数值(“c<6:0>”)1206由计入解码器1260接收。当发生溢出状况时，计入解码器1260的输出可不更新。计入解码器1260的输出端连至存储元件1262。延迟元件1266和加法器1264从当前计入值中减去前一计入值，以生成计入差值。计入差值可存于存储元件1268内。计入差值可连入一系列选择多路复用器1254，以供其根据偏移量表1252选择相位校正递增量。换句话说，在一些实施方式中，调制信号的周期计数值可用于控制多路复用器选择存有单个周期载波偏移量值倍数的表项。在一些实施方式中，加法电路1256可对多路复用器1254提供的被选相位校正递增量执行加法操作，以获得先前相位校正递增量的累加值，该累加值存于寄存器1258中，并用于生成基于载波的相位校正值，该相位校正值同样存于寄存器1258内。
加法器1244可从相位测量值中减去基于载波的相位校正值，以生成校正后相位测量值。溢出信号1208可连入一系列寄存元件1270，1272，1274。当溢出信号等于1时(表示溢出状况)，上述一系列选择多路复用器1246可将以d触发器1248保存的前一校正后相位测量值(tdc_out1250)选择为tdc输出值。
一些实施方式可包括：获得本地时钟的与具有载波频率和相位调制分量的载波信号的跃迁相关联的多个相位测量值；通过减去基于载波频率与本地时钟频率之间的频率差的偏移量，生成调节后本地时钟相位测量值；以及根据载波频率与本地时钟频率之比缩放调节后本地时钟相位测量值，以生成相位调制值。
在一些实施方式中，一种方法可包括：以接收相位数字转换(pdc)电路接收具有载波频率的调制信号；获得调制信号与本地时钟信号之间的相位测量值；通过从相位测量值中减去基于载波的相位校正值，生成载波校正后相位测量值；以及通过缩放载波校正后相位测量值，生成载波相位测量值。
在一些实施方式中，一种方法可包括：以接收相位数字转换(pdc)电路接收具有载波频率的调制信号；获得本地振荡器(lo)相位测量值，该值为调制信号与本地振荡器之差；通过累加相位校正递增量，生成基于载波的相位校正值；通过从本地振荡器相位测量值中减去基于载波的相位校正值，生成校正后相位测量值；以及以信道比例因子缩放校正后相位测量值。
图13为根据一些实施方式的第一例示加窗电路1300示意图。环形振荡器相位信号(“ro_ph<0>”)1332可输入第一d触发器1308的时钟端，该信号可以为方波信号。环形振荡器相位信号1332的上升沿可触发第一d触发器1308的q输出端进行交替输出，从而使得第一d触发器1308的q输出信号为方波信号。第一d触发器1308的
窗口信号1336可连至第三d触发器1316的输入端，而调制输入信号1338连至第三d触发器1316的时钟端。第三d触发器1316的q输出信号可标为采样调制输入信号(“in_smpl”)1330，该信号含有与调制输入信号1338在时间窗口内的上升沿对应的脉冲。第一d触发器1306的q输出信号可输入第四d触发器1306。采样输入信号(“in_smpl”)1330可连至第四d触发器1306的时钟端，以生成指示采样输入信号在时间窗口内是否存在上升沿的“b”信号1342，其中，由于时制设计为使用时钟的12个相位，而这12个相位实际为以更快时钟的6个相位为一组的情况下由两组组成的12个相位，因此信号b指示in_smpl信号是否发生于环形振荡器周期的前半段。采样输入信号1330可连至第五d触发器1318的时钟端，而该第五d触发器的d输入端与vdd信号(+5v)相连。第五d触发器1318的
采样输入信号1330可连至第六d触发器1302的时钟端，第六d触发器1302的d输入端与环形振荡器相位信号(“ro_ph<5:0>”)1328相连。第六d触发器1302的q输出信号标为环形振荡器相位信号(“f<5:0>”)1340。环形振荡器相位信号1340用作多路复用器控制逻辑电路1304的输入信号，该逻辑电路生成多路复用器控制信号1334。
采样输入信号1330可用作可调延迟电路(或者，在一些实施方式中为可调延迟器件)1322的输入信号。多路复用器控制信号1334可连接成第一多路复用器1324和第二多路复用器1326的选择线路。可调延迟电路1322的输出端可连至第一多路复用器1324的所有输入线路。第一多路复用器1324可用于保持与第二多路复用器1326的同步。第一多路复用器1324的输出信号可以为tdc精测电路所用的开始信号1348。该开始信号可以为采样输入信号1330的延迟脉冲。多路复用器控制信号1334可用于经第二多路复用器1326选择环形振荡器相位信号(“ro_ph<5:0>”)1328。所选环形振荡器相位信号1328可用作tdc精测电路的结束信号1350。
调制输入信号1338和开始信号1348可输入至输入跳过计数电路1320，该电路输出调制输入信号上升沿计数器信号(“c<3:0>”)1352。该调制输入信号上升沿计数器(“c<3:0>”)1352的计数值可随图12每一个tdc_out测量1250后调制输入信号1338出现的每一个上升沿递增。在一些实施方式中，调制输入信号上升沿计数器1352的范围为0～3、0～6或为不同的范围。输入跳过计数电路1320可用于对被跳过的调制输入信号上升沿进行计数。
图14a为根据一些实施方式的第二例示加窗电路1400示意图。图14b为根据一些实施方式加窗电路一组例示信号时序1460的时序图。以下，将同时对图14a和图14b进行说明。环形振荡器相位信号(“ro_ph<5:0>”)1428，1462可输入第一d触发器1402的时钟端，该信号可以为方波信号。环形振荡器相位信号1428，1462的上升沿可触发第一d触发器1402的q输出端进行交替输出，从而使得第一d触发器1402的q输出信号为方波信号。第一d触发器1402的
在一些实施方式中，延迟窗口“b”信号1438可以为延迟后的反相脉冲，该信号可连至逻辑与门1426。逻辑与门1426还连接使能信号(“en”)1424。逻辑与门1426输出重置信号(“rst_n”)1434。在延迟窗口“b”信号1438为反相脉冲的过程中，当使能信号1424为高电平时，重置信号1434可以为低电平。
当重置信号(“rst_n”)1434为低电平时，接收调制信号(“in”)1430，1468的上升沿可对d触发器1416进行控制。如果重置信号1434在接收调制信号上升沿升为高电平时为低电平，则d触发器1416在窗口信号1432，1464输入之后输出(“smpl1”)信号1444，1472。如此，使得第一采样信号1444，1472逐渐升高，并与输入窗口信号1432，1464相匹配。
接收调制信号(“in”)1430，1468的上升沿还传输通过延迟元件1420，以生成延迟调制信号(“in_d”)1436，1470的上升沿。当重置信号1434为低电平时，延迟调制信号1436可对d触发器1422进行控制。如果重置信号1434在延迟调制信号的上升沿升至高电平时为低电平，则d触发器1422在扩展窗口信号1440之后输出(“smpl2”)信号1446，1474。如此，第二采样信号1446，1474升至高电平，并与扩展窗口信号1440匹配。当调制信号1468在窗口信号1464为高电平时具有上升沿且延迟调制信号1470在扩展窗口信号1466为高电平时具有上升沿时，第一采样信号1444，1472和第二采样信号1446，1474将同时为高电平且部分重叠。如此，使得与门1418的输出(“in_smpl”)信号1448，1476在所述重叠部分过程中为高电平。在一些实施方式中，采样输入信号1448，1476可连至d触发器的时钟端，同时，该d触发器的d输入端与vdd信号(+5v)相连。该d触发器输出端可以为溢出信号端，该溢出信号端可与图12的溢出信号相连。
在一些实施方式中，如果时间窗口内无调制信号上升沿，则可阻止生成基于载波的相位校正值。在一种装置的一些实施方式中，该装置可包括与基于载波的相位校正电路连接的溢出电路，该溢出电路可用于在当时间窗口内无调制信号上升沿时，阻止生成基于载波的相位校正值。举例而言，可通过溢出信号阻止图12电路求取基于载波的相位校正值与相位测量值之差。在一些实施方式中，溢出信号可由上文所述方法和/或装置生成。
图15为根据一些实施方式的例示频率缩放电路1500示意图。天线1502可接收具有2.4ghz载波频率的调制信号，如802.11g正交频分调制(ofdm)信号。在一些实施方式中，2.4ghz调制接收信号可由八分频器件(或八分频电路)1504分频，以获得具有300mhz载波频率的调制输入信号(或调制信号)。在一些实施方式中，2.4ghz调制接收信号可先由四分频器件(或四分频电路)1506分频，然后由混频器1508将其与320mhz正弦信号1510混频，以获得具有280mhz载波频率的调制输入信号。一些实施方式可包括八分频电路1504。一些实施方式可包括含混频器1508的四分频电路。一些实施方式可包括八分频电路1504、四分频电路1506、混频器1508以及多路复用器1512。多路复用器1512的输出信号(或者，在一些实施方式中，为八分频电路的输出信号或混频器1508的输出信号)可输入至tdc电路1514。
tdc电路可输出调制信号(tdc电路1514的输入信号)与本地时钟信号(可以为四分频后的640mhz环形振荡器信号)之间的相位测量值。根据tdc输出相位测量值与载波相位校正值1518之差，可以生成校正后相位测量值。校正后相位测量值可由四倍频器件(或电路)1520或八倍频器件(或电路)1522倍频，并可进一步与信道频率比例因子相乘，以实现该校正后相位测量值相对于载波频率的转换。信道频率比例因子电路1524的输出信号输入至cordic1526，以使得cordic1526能够生成同相(i)信号1528和正交(q)信号1530。在一些实施方式中，可通过将tdc电路1514输入信号的频率除以本地振荡器(lo)时钟信号1516的频率(在一些实施方式中，可以为320mhz正弦信号)，生成信道频率比例因子：
在一些实施方式中，可将校正后相位测量值与信道频率比例因子相乘，以生成载波相位测量值，从而将校正后相位测量值从本地时钟频率相对值转换成载波频率相对值。在一些实施方式中，偏移量1518可以为斜坡信号。该斜坡信号可以为非同步信号，并可在频率缩放电路1502的多个位置当中的一个位置处被减去。在整个tdc环形振荡器内，均可对相位偏移量的变化情况进行持续跟踪，以及偏移量1518可在tdc的输出信号中减去。由于调制输入信号的载波频率并不恰好为本地时钟的整数倍，因此在一些实施方式中，偏移量1518可以为相移量，而且tdc的每一个输入测量值均可加上该相移量。在一些实施方式中，偏移量1518可等于以上结合图12所述的基于载波的相位校正值。
在一些实施方式中，可由接收相位数字转换(pdc)电路接收具有载波频率的调制信号。然后，可获得调制信号与本地时钟信号上升沿之间的相位测量值，并可通过累加相位校正递增量来生成载波相位校正值，此方面一例见图12。根据相位测量值与载波相位校正值之差，可生成校正后相位测量值。通过对校正后相位测量值进行缩放，可以生成载波相位测量值。在一些实施方式中，可通过以载波频率与本地时钟信号频率之比(如上述信道频率比例因子)的倍数缩放校正后相位测量值，生成载波相位测量值。
在一种装置的一些实施方式中，该装置可包括：模拟接收电路，该电路用于接收具有载波频率的调制信号；与模拟接收电路相连的相位数字转换(pdc)电路，该相位数字转换电路用于获得调制信号与本地时钟信号之间的相位测量值；与pdc电路相连的基于载波的相位校正电路，该相位校正电路用于通过累加相位校正递增量来生成载波相位校正值；与基于载波的相位校正电路相连的校正后相位测量电路，该校正后相位测量电路用于根据相位测量值与基于载波的相位校正值之差来生成校正后相位测量值；以及与校正后相位测量电路相连的载波相位测量电路，该载波相位测量电路用于通过缩放校正后相位测量值来生成载波相位测量值。在一种装置的一些实施方式中，载波相位测量电路可包括乘法元件，该乘法元件用于以载波频率与本地时钟信号频率之比(如上述信道频率比例因子)的倍数缩放校正后相位测量值。
在一种方法的一些实施方式中，可利用相位数字转换器(pdc)生成调制载波信号相对于本地时钟相域的相位测量值。该相位测量值可根据调制载波信号的载波频率与本地时钟频率之比(如上述信道频率比例因子)转换成调制相位值。
在一些实施方式中，可以在300mhz调制信号的每一个上升沿处进行采样，以获取tdc输出测量值。采样信号之间的相位差可以为+/-180度。在一些实施方式中，可对采样信号之间的相位差进行跟踪，而非对绝对相位进行跟踪。在一些实施方式中，将360度制的相位映射成10个比特的码字。361度相位的对应码字可与1度相位的对应码字相同。对于固定比特数码字的使用，相位的模归约可属于一种自然而然的做法。
图16为根据一些实施方式生成载波相位测量值的例示方法1600的流程图。在一些实施方式中，该方法可包括以接收相位数字转换(pdc)电路接收1602具有载波频率的调制信号。然后，可获得1604调制信号与本地时钟信号之间的相位测量值。通过累加相位校正递增量，可生成1606基于载波的相位校正值。根据相位测量值与基于载波的相位校正值之差，可生成1608校正后相位测量值。通过缩放校正后相位测量值，可生成1610载波相位测量值。
在一种方法的一些实施方式中，该方法可包括：以接收相位数字转换(pdc)电路接收具有载波频率的调制信号；获得调制信号与本地时钟信号之间的相位测量值；通过累加相位校正递增量，生成基于载波的相位校正值；根据相位测量值与基于载波的相位校正值之差，生成校正后相位测量值；以及通过缩放校正后相位测量值，生成载波相位测量值。
在一些实施方式中，相位校正递增量的生成可基于：(i)各次生成的校正后相位测量值之间发生的调制信号周期计数值；以及(ii)载波频率与本地时钟信号频率之差。
在一些实施方式中，如果时间窗口内不存在调制信号的上升沿，则可阻止基于载波的相位校正值的生成。
在一些实施方式中，获得相位测量值可包括：通过确定本地时钟的多个相位间隔当中与调制信号上升沿重合的相位间隔，确定粗测值；确定粗测值的精测误差；以及通过将粗测值与精测误差相结合来确定相位测量值。
在一些实施方式中，粗测值与精测值的结合可包括：以粗测比例因子缩放粗测值；以及以精测比例因子缩放精测误差。
在一些实施方式中，粗测值的缩放可将粗测值从相位间隔的索引号转换成相位角度值，而精测值的缩放可将精测误差从时间值转换成相对于本地时钟信号的相位。
在一些实施方式中，相位间隔可根据多个环形振荡器元件的状态确定。
在一些实施方式中，确定精测误差可包括：在二维游标延迟元件组成的慢延迟线路中注入调制信号的上升沿；在二维游标延迟元件组成的快延迟线路中注入与已确定的相位间隔相关联的环形振荡器输出信号；以及以连于慢延迟线路与快延迟线路之间的判优器矩阵确定精测误差。
在一些实施方式中，生成载波相位测量值可包括：以载波频率与本地时钟信号频率之比的倍数缩放校正后相位测量值。
在一些实施方式中，一种方法可进一步包括：通过以谐波注入ilo降低频率来对调制信号进行预处理。
在一些实施方式中，一种方法可进一步包括：通过以分频电路降低频率来对调制信号进行预处理。
在一些实施方式中，一种方法可进一步包括：通过以混频电路降低频率来对调制信号进行预处理。
在一种装置的一些实施方式中，该装置可包括：模拟接收电路，该电路用于接收具有载波频率的调制信号；与模拟接收电路相连的相位数字转换(pdc)电路，该pdc电路用于获得调制信号与本地时钟信号之间的相位测量值；与pdc电路相连的基于载波的相位校正电路，该基于载波的相位校正电路用于通过累加相位校正递增量来生成基于载波的相位校正值；与基于载波的相位校正电路相连的校正后相位测量电路，该校正后相位测量电路用于根据相位测量值与基于载波的相位校正值之差生成校正后相位测量值；以及与校正后相位测量电路相连的载波相位测量电路，该载波相位测量电路用于通过缩放校正后相位测量值来生成载波相位测量值。
在一些实施方式中，基于载波的相位校正电路可包括查找表。
在一些实施方式中，相位校正递增量可基于：(i)调制信号在各次生成的校正后相位测量值之间发生的周期计数值；以及(ii)载波频率与本地时钟信号频率之差。
在一些实施方式中，调制信号周期计数值可用于控制多路复用器选择存有单个周期载波偏移量值的倍数的表项。
在一些实施方式中，一种装置可进一步包括与校正后相位测量电路相连的溢出电路，该溢出电路用于在当时间窗口内无调制信号上升沿时阻止生成基于载波的相位校正值。
在一些实施方式中，pdc电路可包括：粗测电路，该电路用于通过确定本地时钟的多个相位间隔当中与调制信号上升沿重合的相位间隔来确定粗测值；与粗测电路相连的精测误差电路，该精测误差电路用于确定粗测值的精测误差；以及与精测电路相连的相位测量电路，该相位测量电路用于通过将粗测值与精测误差相结合来确定相位测量值。
在一些实施方式中，一种装置可进一步包括：与粗测电路相连的粗测值缩放电路，该电路用于以粗测比例因子缩放粗测值；以及与精测误差电路相连的精测值缩放电路，该精测值缩放电路用于以精测比例因子缩放精测误差。
在一些实施方式中，粗测值缩放电路可利用粗测比例因子将粗测值从相位间隔的索引号转换成相位值，而精测值的缩放可利用精测比例因子将精测误差从时间值转换成相对于本地时钟信号的相位。
在一些实施方式中，粗测电路可包括多个环形振荡器元件。
在一些实施方式中，精测误差电路可包括：由一个或多个反相器组成的第一组反相器，该组反相器构成第一路延迟元件；由一个或多个反相器组成的第二组反相器，该组反相器构成第二路延迟元件，其中，第一路延迟元件慢于第二路延迟元件；由数目等于第一路延迟元件的反相器数乘以第二路延迟元件的反相器数的锁存器组成的锁存器矩阵；将第一路延迟元件内的各反相器输出端连接至锁存器矩阵的矩阵列的各第一锁存器输入端的一组连接点；以及将第二路延迟元件的各反相器输出端连接至锁存器矩阵的矩阵行内的各第二锁存器输入端的一组连接点。
在一些实施方式中，载波相位测量电路可包括乘法元件，该乘法元件用于通过以载波频率与本地时钟信号频率之比的倍数缩放校正后相位测量值。
在一些实施方式中，一种装置可进一步包括用于降低调制信号频率的谐波注入ilo。
在一些实施方式中，一种装置可进一步包括用于降低调制信号频率的分频电路。
在一些实施方式中，一种装置可进一步包括用于降低调制信号频率的混频电路。
在一种方法的一些实施方式中，该方法可包括：获得本地时钟的与具有载波频率和相位调制分量的载波信号的跃迁相关联的多个相位测量值；通过减去基于载波频率与本地时钟频率之间的频率差的偏移量，生成调节后本地时钟相位测量值；以及根据载波频率与本地时钟频率之比缩放调节后本地时钟相位测量值，以生成相位调制值。
在一种方法的一些实施方式中，该方法可包括：利用相位数字转换器，生成调制载波信号的相对于本地时钟相域的相位测量值；以及根据调制载波信号的载波频率与本地时钟频率之比，将相位测量值转换成调制相位值。
虽然本说明书上文已对具体实施方式进行了描述，但是本领域技术人员可理解的是，在不脱离各项权利要求中阐述的本发明范围的前提下，还可做出各种修饰和变化。因此，本说明书和附图应理解为说明而非限制目的，而且所有此类修饰均旨在包含于本发明范围之内。
此外，上述益处，优点，问题解决方案以及可产生任何益处、优点或解决方案或使得任何益处、优点或解决方案变得更加显著的任何要素不应理解为任何或所有权利要求的关键、必需或基本特征或要素。本发明仅由各项权利要求限定，而且这些权利要求包括本申请未决期间对其所作的任何修改以及各项权利要求在发布时的所有等同物。
此外，在本文中，“第一”和“第二”、“顶”和“底”等关系词语可仅用于将一个实体或动作与另一实体或动作区分开来，并不一定要求或暗示这些实体或动作之间实际上存在此类关系或顺序。“包括”、“具有”、“包含”、“含有”这些词或其任何变体旨在涵盖非排他性的包含关系，如此，包括、具有、包含、含有一系列要素的工艺、方法、物件或装置并不仅包括这些要素，而是还可包括此类工艺、方法、物件或装置未明确列出的其他要素，或者其固有的其他要素。在没有更多限制的情况下，紧随“包括……”、“具有……”、“包含……”、“含有……”这些表达方式之后的要素不排除包括、具有、包含、含有该要素的工艺、方法、物件或装置中还存在其他相同的要素。除非本文另有明确说明，否则未明确指定数量的物件表示该物件的数量为一个或多个。“大致”、“基本”、“大约”、“约”这些词或其任何其他形式表示本领域技术人员所理解的“接近”，并且该词在一种非限制性的实施方式中表示10％以内，在另一种实施方式表示5％以内，在另一种实施方式表示1％以内，在另一种实施方式表示0.5％以内。本文中，“相连”一词表示“连接”，但不一定为直接连接，也不一定为机械连接。表述为以某种方式“构造”的装置或结构表示其至少以该方式构造，并且还可以以未列出的其他方式构造。
可以理解的是，一些实施方式可包括微处理器、数字信号处理器、定制处理器及现场可编程门阵列(fpga)等一个或多个通用或专用处理器(或“处理装置”)以及用于控制所述一个或多个处理器结合特定非处理器电路实施本文所述方法和/或装置的部分、大部分或全部功能的专用存储程序指令(既包括软件，也包括固件)。或者，上述部分或全部功能也可由无存储程序指令的状态机执行，或者在一个或多个专用集成电路(asic)内执行，其中，在asic中，每个功能或者特定功能的一些组合可实施为定制逻辑。当然，也可采用上述两种方式的组合。
因此，本发明的一些实施方式或其部分可将一个或多个处理装置与存储于有形计算机可读存储装置内的一个或多个软件组件(如程序代码、固件、驻留软件、微码等)相结合，以共同形成对本发明所述功能进行实施的具有特定构造的装置。本文中，形成具有特定编程方式的装置的上述组合一般称为“模块”。各模块的软件组成部分可以计算机语言编写而且可以为单片代码库的一部分，或者可采用面向对象的计算机语言常用的方式开发为更加分散的代码部分。此外，各模块可分布于多个计算机平台、服务器、终端等之上。给定模块甚至可实施为使得相互独立的不同处理装置和/或计算硬件平台执行上述功能。
此外，实施方式可实施为计算机可读存储介质，该介质上存有计算机可读代码，该代码用于对计算机(例如包括处理器)进行编程，以使其执行本申请所述及所要求保护的方法。此类计算机可读存储介质例如包括，但不限于，硬盘、光盘只读存储器(cd-rom)、光学储存装置、磁储存装置、只读存储器(rom)、可编程只读存储器(prom)、可擦除可编程只读存储器(eprom)、电可擦除可编程只读存储器(eeprom)及闪存。此外，可以预想到的是，例如在时间允许、现有技术及经济考量等因素的驱动下，本领域技术人员可根据本发明所述的概念及原理，以少量的试验容易地生成上述软件指令和程序以及集成电路，尽管该过程可能需要花费大量的精力并涉及众多的设计选项。
本发明的摘要部分用于使得阅读者能够快速厘清本技术公开内容的本质。该摘要部分的提交应理解为，其并不用于解释或限制所附各项权利要求的范围或含义。此外，从上述具体实施方式部分中可看出，各种特征相互组合于各种实施方式中，以促进本发明的说明。这种公开方式不应被理解为反映了所要求保护的实施方式所需要的特征多于每项权利要求所明确阐述的特征这一意图。相反地，如各项权利要求所反映的一样，发明技术方案所依赖的特征数少于单个公开实施方式的特征总数。所以，权利要求籍此并入所述具体实施方式部分，其中，每项权利要求本身分别作为一项要求保护的技术方案。
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