专利名称：自动校时多功能模块式数字显示钟的制作方法
技术领域：
本实用新型涉及一种指示时间的自动校时多功能模块式数字显示钟。
现有的数字显示钟利用晶体振荡器做为走时的基准，尽管晶体振荡器可以做的精度很高，但对数字显示钟而言，总存在一定的误差，且逐渐形成很大的积累误差；另一方面，现有的数字显示钟仅能显示时、分、秒、年、月、日、周，这也不能满足社会的需要，更不能满足有特殊要求的用户的需求。
本实用新型的目的在于利用电台的报时信号为基准进行自动校时，故无积累误差，走时准确；利用微电脑和模块式电路对显示内容进行处理和管理，以实现多功能显示。
本实用新型具有晶体振荡电路、电源电路、校时键盘电路、显示驱动电路和显示器，其还具有将晶体振荡电路的信号进行分频、计时的中央处理器CPU，接收无线电台校时信号的接收电路，提取校时信号的自动校时信号电路。
本实用新型的中央处理器CPU可以是包括存储器、接口电路、定时电路在内的单片计算机芯片，如8031或8751等。
本实用新型的接收无线电台校时信号的接收电路可以是普通单管、多管或集成电路式收音机电路。
本实用新型的提取校时信号的自动校时信号电路由带通滤波器BPF1和BPF2、锁相环PLL1和PLL2以及校时信号判断电路所构成，其可以是带通滤波器BPF1和BPF2的输入端相并联通过耦合电容C1接接收电路的输出端，其输出分别通过锁相环PLL1和PLL2接校时信号判断电路。
本实用新型的校时信号判断电路由单稳态电路OS1将锁相环PLL1产生的脉冲信号进行整形后送至计数器COUNT计数，计数到和锁相环PLL2的输出信号通过与非门电路IC12接单稳态电路OS2产生自动校时信号的脉冲。
本实用新型的校时信号判断电路由可重复触发的单稳态电路OS1将锁相环PLL1产生的多个脉冲信号变换为一个低电平信号并控制计数器COUNT的清除端，不可重复触发的单稳态电路OS2从锁相环PLL1产生的第一个脉冲信号开始延时，并控制数字比较器的控制端G，计数器COUNT的输出按位接数字比较器的A较入端的前7位，计数器COUNT的计数端接锁相环PLL1的输出，数字比较器的B输入端可接为二进制10000101，锁相环PLL2的输出接数字比较器A端的最高位A7端。
本实用新型的带通滤波器BPF1或BPF2可以是由电压放大器LM158或LM250或LM358以及电阻R1、R2、R3、R4和电容器C2、C3、C4所构成，带通滤波器BPF1的频带可以为1000Hz±50Hz，用于选择电台报时信号的前五声信号，BPF2的频带可以为1600Hz±75Hz，用于选择电台报时信号的第六声信号。
本实用新型的锁相环电路PLL1或PLL2可以是由LM567以及电阻R5、电位器W1、电容C5、C6、C7，二极管D1、D2所构成，锁相环PLL1可调谐在1000Hz，以便将带通滤波器BPF1选择的5个1000Hz正弦波变换为5个间隔为1秒左右的脉冲信号，锁相环PLL2可以调谐在1600Hz，以便将带通滤波器BPF2选择的1个1600Hz正弦波变换为一单脉冲信号。
本实用新型的优点在于利用电台报时信号自动校准钟表的走时，无积累误差，走时准确；利用微电脑和模块式电路可以对显示内容进行处理和管理，便于不同的用户选择，并可实现多功能显示。
图1是本实用新型实施例原理方框图，其做为摘要附图；图2是本实用新型实施例自动校时电路原理图；图3是本实用新型实施例自动校时电路另一方案的原理图；图4是本实用新型实施例中央处理器及外部电路和显示电路原理图；图5是本实用新型实施例遥控器接收电路原理图；图6是本实用新型实施例汉字显示电路原理图；图7是本实用新型实施例月相显示电路原理图。
以下结合附图进一步说明图1所示的本实用新型原理方框图，其具有晶体振荡电路、电源电路、校时键盘电路、显示驱动电路和显示器，其晶体振荡电路的信号输入中央处理器CPU，以进行分频、计时和控制，中央处理器CPU可通过锁存器、译存器与存储器交换数据与程序指令，同时中央处理器CPU还可与并行接口电路相接，以使并行接口电路的三个双向八位接口分别成为系统的数据总线DBUS、地址总线ABUS和键盘电路接口，键盘电路中可包括校时键盘电路和其它功能控制键盘电路。本实用新型具有接收电台校时信号自动校时的功能，其具有接收电路和自动校时信号电路，自动校时信号脉冲输入至中央处理器CPU的输入端，如INTO。本实用新型还可具有串行通讯接口电路，以便与子钟或其它系统相联系。
本实用新型的接收电路可以是普通单管、多管或集成电路式收音机电路，如采用TB1018AM型单片集成电路式收音机电路，并按其管脚的标准接法以构成中波段收音机接收电路。
本实用新型的提取校时信号的自动校时信号电路可以是由带通滤波器和锁相环以及校时信号判断电路所构成，如图2所示，滤波器BPF1和BPF2可以采用LM358集成运算放大电路，其正输入端接稳压二极管DZ1的负端和电阻R1的一端，电阻R1另一端接电源，其负输入端经反馈电阻R2接输出端电容C3和C4相串联共同与反馈电阻R2相并联，电容C3和C4的公共点通过电阻R4接地并通过电阻R3接无线电信号输入耦合电容的负端。滤波器BPF2亦同。锁相环电路可采用集成锁相环电路LM567，其输入分别接二极管D1的负极和D2的正极、电容C5、C6，二极管D1、D2和电容C6的另一端接地，电容C5的另一端经电阻R5接带通滤波器BPF1的输出，其调频端并联电位器W1，其中一端经电容C7接地。锁相环PLL2亦同。BPF1和PLL1构成的第一路处理电路的频率可设至1000Hz±50Hz，其可将电台报时信号前5声“嘟”信号变为5个脉冲输出。BPF2和PLL2构成的第二路处理电路的频率可设至1600Hz±75Hz，其可将电台报时信号最后一声，即第6声“嘀”信号变为一个单脉冲输出。校时信号判断电路可以是采用单稳态电路OS1将PLL1的输出进一步整形，由Q输出端送至计数器COUNT的CLK端计数，PLL1的输出同时接计数器COUNT的清除端，保证在脉冲过后对计数器COUNT的数据进行清除，计数器COUNT的Q1和Q5端以及PLL2的输出接三输入与非门IC12的三个输入端，IC12的输出端接单稳态电路OS2，即当6声信号全到后，IC12的三个输入端都为正时，单稳态OS2输出一个单脉冲，即自动校时信号脉冲输出。
图3所示的自动校时信号电路中的校时信号判断电路还可以是由可重复触发的单稳态电路OS1将锁相环PLL1产生的多个脉冲信号变换为一个低电平信号由Q端输出至计数器COUNT的清除端，PLL1的输出接COUNT的计数端CLK，计数器COUNT的输出Q1至Q7接数字比较器的A0至A6的输入端，而PLL2的输出接数字比较器的A7端，数字比较器的B输入端可接为二进制10000101，OS2为不可重复触发单稳态电路，其触发端IN接PLL2的输出，其Q输出端接数字比较器的控制端Q，Q输出端接自身反向触发端IN,数字比较器的输出端即输出自动校时信号脉冲。
以上校时信号判断电路中的OS1可采用单触态集成电路CD4538或74HC221，COUNT可采用计数器集成电路CD4520或74HC193，数字比较器可采用74HC688，其中CD4520为双四位计数器，其内部二计数器串接使用可满足本实用新型八位计数之用。
本实用新型的秒信号是由4M或6M等的石英晶体振荡器XTAL及C12、C12和单片计算机IC1所产生的振荡信号，由IC1的程序进行微调而产生的。(见图4)，IC1的数据线DBUS通过锁存器IC2与存储器的地址线A0至A7相连，存储器IC3的数据线D0至D7接总线DBUS从而与IC1构成双向联系。总线DBUS还与并行接口电路IC5的数据线D0至D7相连，IC1的接口PA0至PA4线接IC3的高位地址线A8至A12。译码器IC4将IC1的PB0和PB1接口线进行译码可分别控制IC3、IC5的片选端CS，IC2的控制端G由IC1的ALE端进行控制。IC1的INT0端经上拉电阻接自动校时信号脉冲，其复位端RESET经IC11接复位电路，IC9和IC10构成RS422串行通讯接口，以便与其它子钟或装置联系，其可分别采用26LS32和26LS31芯片。IC5的三个双向接口A口的PA0至PA7可做为外部数据总线DBUS′使用，B口的PB0至PB7可做为外部地址线ABUS使用，C口的PC0至PC7可做为键盘输入口，其可往上拉电阻R接按键K。键盘可包括校时键和功能控制键。显示电路可由多组组成，每组由一译码器IC7、驱动器IC8和八段显示器LED1所构成，译码器IC6将来自地址总线ABUS的信号进行译码分别控制各组显示电路的译码器，如IC7、IC7′。本实用新型中的IC1可以选用MS51系列的8031单片计算机，IC2可选用74HC373数据锁存器芯片，IC3可选用2764或2864可擦除只读存储器，IC4和IC6可选用74HC139二－四译码器，IC5可选用8255并行I／O接口芯片，IC7可选用CD4513八段显示译码电路，IC8可选用MC1413驱动器。
由于做为电子钟常被悬挂于高处，利用键盘校时、控制往往不便，为此本实用新型可加入遥控器接收电路(见图5)，其亦可采用单片计算机IC13(8031)进行解码和联系，其接口A和B分别与IC15的存储器(2764)联系，以便取指，其数据口可接外数据总线DBUS，其C口可接地址总线ABUS，其输入端INT0接红外信号处理电路。红外信号处理电路可采用CX20106集成电路芯片及按标准接法的外围电路所构成。遥控器发射电路可选用电视机、录像机等的遥控发射器。
为显示农历或世界不同地区的时刻，本实用新型还可增加汉字显示功能(图6)，其可用若干发光二极管LED构成8×8或16×16等的点阵，其行信号由做为字库的只读存储器IC18(2732)产生并加以功率驱动(IC17)，IC18的低6位地址由振荡电路IC23(555)和计数器IC22(CD4520)所提供，高5位由数据总线DBUS′的D0至D5经数据锁存器IC19(CD40174)所提供，LED点阵的列扫描信号由计数器IC22的前4位输出Q0至Q3经译码器IC21(CD4514)分为多路列信号，并经驱动器MC1413接LED点阵的列线端。
本实用新型还可加入月相显示功能，见图7，其可利用若干发光二极管串成15条线的LED点阵，其每列分别由数据总线DBUS′的D0至D3经4－16译码器IC24(CD4514)分为15路信号Q0至Q14，并经相串的异或门经驱动而产生，15个二输入异或门一输入端接IC24的Q端，另一输入端接前一个异或门的输出，第一个异或门的一输入端接数据总线DBUS′的D7端，其做为月相显示控制信号。
本实用新型除可以显示当地年月日时分秒周以外，还可显示农历及世界有关地区的汉字名称及时刻，其独特的月报显示功能可用于航海等领域。其可做为母钟，通过串行通讯接口定时向子钟传送校时信号，以与其它子钟保持同步。
权利要求1.一种用于指示时间的自动校时多功能模块式数字显示钟，其具有晶体振荡电路、电源电路、校时键盘电路、显示驱动电路和显示器。其特征在于其还具有将晶体振荡电路的信号进行分频、计时的中央处理器CPU，接收无线电台校时信号的接收电路，提取校时信号的自动校时信号电路。
2.根据权利要求1所述的自动校时多功能模块式数字显示钟，其特征在于中央处理器CPU可以是包括存储器、接口电路、定时电路在内的单片计算机芯片，如8031或8751。
3.根据权利要求1所述的自动校时多功能模块式数字显示钟，其特征在于接收无线电台校时信号的接收电路可以是普通单管、多管或集成电路式收音机电路。
4.根据权利要求1所述的自动校时多功能模块式数字显示钟，其特征在于提取校时信号的自动校时信号电路由带通滤波器BPF1和BPF2、锁相环PLL1和PLL2以及校时信号判断电路所构成，其可以是带通滤波器BPF1和BPF2的输入端相并联通过耦合电容C1接接收电路的输出端，其输出分别通过锁相环PLL1和PLL2接校时信号判断电路。
5.根据权利要求4所述的自动校时多功能模块式数字显示钟，其特征在于校时信号判断电路由单稳态电路OS1将锁相环PLL1产生的脉冲信号进行整形后送至计数器COUNT计数，计数到和锁相环PLL2的输出信号通过与非门电路IC12接单稳态电路OS2产生自动校时信号的脉冲。
6.根据权利要求4所述的自动校时多功能模块式数字显示钟，其特征在于校时信号判断电路由可重复触发的单稳态电路OS1将锁相环PLL1产生的多个脉冲信号变换为一个低电平信号并控制计数器COUNT的清除端，不可重复触发的单稳态电路OS2从锁相环PLL1产生的第一个脉冲信号开始延时，并控制数字比较器的控制端G，计数器COUNT的输出按位接数字比较器的A输入端的前7位，计数器COUNT的计数端接锁相环PLL1的输出，数字比较器的B输入端可接为二进制10000101，锁相环PLL2的输出接数字比较器A端的最高位A7端。
7.根据权利要求4所述的自动校时多功能模块式数字显示钟，其特征在于其带通滤波器BPF1或BPF2其可以是由电压放大器LM158或LM258或LM358以及电阻R1、R2、R3、R4和电容器C2、C3、C4所构成，带通滤波器BPF1的频带可以为1000Hz±50Hz，BPF2的频带可以为1600Hz±75Hz。
8.根据权利要求4所述的自动校时多功能模块式数字显示钟，其特征在于其锁相环PLL1或PLL2可以是由LM567以及电阻R5、电位器W1、电容C5、C6、C7，二极管D1、D2所构成，锁相环PLL1可调谐在1000Hz，PLL2可调谐在1600Hz。
专利摘要本实用新型涉及一种指示时间的自动校时多功能模块式数字显示钟。为解决现有电子钟显示功能少，走时不准等问题，本实用新型采用单片计算机进行分频、计时，处理和控制，并运用无线电台信号接收电路和自动校时信号电路对本实用新型进行自动校时，从而消除了积累误差，本实用新型可广泛用于公共场所、学校、工厂、银行等。
文档编号G04G5/00GK2113510SQ9221122
公开日1992年8月19日 申请日期1992年2月1日 优先权日1992年2月1日
发明者王凤秀 申请人:王凤秀