专利名称：运算放大器及降低运算放大器的偏移电压的方法
技术领域：
本发明有关于电路设计，特别有关于运算放大器(Operational amplifier)的电 路设计。
背景技术：
运算放大器是一种差动模式输入(differential input)、单端输出 (single-ended output)的高增益电压放大器。亦即，一般来说运算放大器于两差动输入端 分别接收一正差动输入电压与一负差动输入电压，并将正差动输入电压与负差动输入电压 的差额电压以高增益放大后输出于一输出端。由于运算放大器的电压增益非常大(增益范 围从数百至数万倍不等)，且成本低廉，因此广泛应用于家电、工业以及科学仪器领域，例如 用于加法、乘法等运算电路中。由于运算放大器是用以放大两输入电压的差额电压，因此用以接收两输入电压 的两差动输入端的电路必须维持一相同的共模直流电压(common mode DC voltage) 0若 运算放大器两差动输入端的电路的直流电压有差异，此直流电压差称为偏移电压(Offset voltage)。由于偏移电压会影响两输入电压的差额，并且于增益放大后造成输出电压的误 差，因此运算放大器的设计者必须尽量降低其偏移电压，以避免降低运算放大器的效能。运算放大器的偏移电压由两因素决定。其中一因素为芯片生产过程中所造成的运 算放大器的元件的不匹配所造成的电压差，称之为随机偏移电压。另一因素为运算放大器 本身电路设计上的元件不对称所造成电压差，称之为系统偏移电压。随机偏移电压可通过 放大运算放大器所包含的晶体管元件的尺寸而降低。系统偏移电压则须通过尽量降低运算 放大器电路的元件不对称而降低。运算放大器的偏移电压可依下式计算而得
<formula>formula see original document page 7</formula>
其中、与分别是PM0S晶体管(作为差动输入)与NM0S晶体管(作为负载镜 像电流源)的跨导参数，I是偏压电流，o2(AVTp)为PM0S晶体管的临界电压的方差(标准 偏差数的平方)，o2(AVTn)是NM0S晶体管的临界电压的方差。02(A 是PM0S晶体管 的跨导方差，o2(A 是NM0S晶体管的跨导方差，O2(A Ap)是PM0S晶体管的沟道长度 调制系数的方差，o2(A An)是NM0S晶体管的沟道长度调制系数的方差。VDSp是输入PM0S 晶体管的VDS、VDSn是输入NM0S晶体管的VDS。上式中等号右边的第3项可通过降低偏压电 流I而减小，等号右边的第2项可通过增加NM0S晶体管的沟道长度而减小，第1项可通过 增加电路的对称性而减小。因此，系统偏移电压产生的主要原因在于作为差动输入端的两PM0S晶体管的源漏极电压差的差异AVds。图1为一已知运算放大器100的电路图。运算放大器100包括作为差动输入的 PM0S晶体管102与104以及作为负载镜像电流源的NM0S晶体管106与108。PM0S晶体管 102与104以及NM0S晶体管106与108可以设计为大尺寸的晶体管，以降低随机偏移电压。 然而，因为作为负载镜像电流源的NM0S晶体管106与108的耦接方式不一，造成运算放大 器100的电路不对称，进而使作为差动输入端的PM0S晶体管102与104的源漏极电压差的 不相等，而导致系统偏移电压的产生。因此，图1的已知运算放大器100具有较大的偏移电 压，而使其效能下降。图2为另一已知运算放大器200的电路图。运算放大器200包括作为差动输入 的PM0S晶体管202与204以及作为负载镜像电流源的NM0S晶体管206与208。由图中可 见，NM0S晶体管206与208的耦接方式相同。因此，不会造成运算放大器200的电路不对 称，差动输入端的PM0S晶体管202与204的源漏极电压差的大致相等。因此，减轻了系统 偏移电压，而使图2的已知运算放大器200具有较小的偏移电压。然而，相较于图1的已知 运算放大器100，由于作为负载镜像电流源的NM0S晶体管206与208都采用二极管耦接方 式(diode connection)，导致图2的已知运算放大器200具有较低的增益。因此，需要一种 运算放大器，可同时提供高增益并降低偏移电压。
发明内容
有鉴于此，本发明的目的在于提供一种运算放大器(operational amplifier)，以 解决已知技术存在的问题。于一实施例中，该运算放大器包括一输入级电路、一反馈电路、 一固定级电路以及一输出级电路。该输入级电路于一正差动输入端与一负差动输入端分别 接收一正差动输入电压与一负差动输入电压，并放大该正差动输入电压与该负差动输入电 压而分别于一第一节点与一第二节点处产生一第一正差动输出电压与一第一负差动输出 电压。该反馈电路依据该正差动输入电压与该负差动输入电压于一第三节点产生等于该第 一正差动输出电压的一参考正差动输出电压。该固定级电路均等地放大该参考正差动输出 电压与该第一差动输出电压而分别于一第四节点与一第五节点处产生一第二负差动输出 电压与一第二正差动输出电压。该输出级电路依据该第二正差动输出电压与该第二负差动 输出电压的差额产生一输出电压，以供输出于一输出端。其中该固定级电路具有一对称电 路结构，使该第二节点与该第三节点具有相同的直流电压电平。本发明所述的运算放大器，该反馈电路的元件对应于该输入级电路的部分元件， 且该反馈电路的元件的长宽比(W/L)与该输入级电路的对应元件的长宽比成一比例关系。本发明所述的运算放大器，该运算放大器还包括一偏压电路，该偏压电路提供一 高电位、一第一钳位电压与一第二钳位电压至该输入级电路、该反馈电路以及该固定级电 路；以及一补偿(compensation)电路，该补偿电路耦接于该第二节点与该输出端之间，用 以维持该运算放大器的频率稳定性(frequencystability)。本发明所述的运算放大器，该输入级电路包括一第一 P型晶体管，其源极耦接至 该高电位，其栅极耦接至该第一钳位电压；一第二 P型晶体管，耦接于该第一 P型晶体管的 漏极与该第一节点间，其栅极耦接至该正差动输入端；一第三P型晶体管，耦接于该第一 P 型晶体管的漏极与该第二节点间，其栅极耦接至该负差动输入端；一第一 N型晶体管及一第二 N型晶体管，串联耦接于该第二 P型晶体管的漏极与一地电位之间，其中该第一 N型晶 体管的漏极耦接至该第二 N型晶体管的栅极，而该第一 N型晶体管的栅极耦接至该第二钳 位电压；以及一第三N型晶体管及一第四N型晶体管，串联耦接于该第三P型晶体管的漏极 与该地电位之间，其中该第三N型晶体管的栅极耦接至该第二钳位电压，而该第四N型晶体 管的栅极耦接至该第二 N型晶体管的栅极。本发明所述的运算放大器，该反馈电路包括一第四P型晶体管，其源极耦接至该 高电位，其栅极耦接至该第一钳位电压；一第五P型晶体管，耦接于该第四P型晶体管的漏 极与该第三节点之间，其栅极耦接至该正差动输入端；一第六P型晶体管，耦接于该第四P 型晶体管的漏极与该第三节点之间，其栅极耦接至该负差动输入端；以及一第五N型晶体 管及一第六N型晶体管，串联耦接于该第三节点与该地电位之间，其中该第五N型晶体管的 漏极耦接至该第六N型晶体管的栅极，且该第五N型晶体管的栅极耦接至该第二钳位电压。本发明所述的运算放大器，该第一 P型晶体管的长宽比为该第四P型晶体管的长 宽比的两倍；该第一 N型晶体管的长宽比、该第三N型晶体管的长宽比与该第五N型晶体管 的长宽比相同；以及该第二N型晶体管的长宽比、该第四N型晶体管的长宽比与该第六N型 晶体管的长宽比相同。本发明所述的运算放大器，该固定级电路包括一第七P型晶体管，该第七P型晶 体管的源极耦接至该高电位，该第七P型晶体管的栅极耦接至该第一钳位电压；一第八P型 晶体管，耦接于该第七P型晶体管的漏极与该第四节点之间，该第八P型晶体管的栅极耦接 至该第二节点；一第九P型晶体管，耦接于该第七P型晶体管的漏极与该第五节点之间，该 第九P型晶体管的栅极耦接至该第三节点；以及一第七N型晶体管，耦接于该第八P型晶体 管的漏极与一地电位之间，该第七N型晶体管的栅极与漏极互相连接；以及一第八N型晶体 管，耦接于该第九N型晶体管的漏极与该地电位之间，该第八N型晶体管的栅极与漏极互相 连接。本发明所述的运算放大器，该输出级电路包括一第十P型晶体管，该第十P型晶 体管的源极耦接至一高电位，该第十P型晶体管的栅极与漏极互相连接；一第十一 P型晶体 管，该第十一 P型晶体管的源极耦接至该高电位，该第十一 P型晶体管的栅极耦接至该第十 P型晶体管的栅极；一第九N型晶体管，耦接于该第十P型晶体管的漏极与一地电位之间， 该第九N型晶体管的栅极耦接至该第四节点；以及一第十N型晶体管，耦接于该第十一 P型 晶体管的漏极与该地电位之间，该第十N型晶体管的栅极耦接至该第五节点，该第十N型晶 体管的漏极耦接至该输出端。本发明所述的运算放大器，其中该补偿电路包括一电容，耦接于该第二节点与该 输出端之间；以及一电阻，耦接于该电容与该输出端之间；其中该偏压电路包括一第十二 P型晶体管，该第十二 P型晶体管的源极耦接至该高电位，该第十二 P型晶体管的栅极与漏 极互相连接；一第十三P型晶体管，该第十三P型晶体管的源极耦接至该高电位，该第十三 P型晶体管的栅极耦接至该第十二 P型晶体管的栅极；一第十一 N型晶体管，该第十一 N型 晶体管的源极耦接至一地电位，该第十一 N型晶体管的漏极与栅极耦接至一偏压电压；一 第十二 N型晶体管，耦接于该第十二P型晶体管的漏极与该地电位之间；以及一第十三N型 晶体管，该第十三N型晶体管的源极耦接至该地电位，该第十三N型晶体管的漏极与栅极互 相连接；其中该第十二P型晶体管的漏极电压为该第一钳位电压，而该第十三N型晶体管的漏极电压为该第二钳位电压。本发明更提供一种降低运算放大器的偏移电压(offsetvoltage)的方法。首先，以一输入级电路分别放大一正差动输入端的一正差动输入电压与一负差动输入端的一负 差动输入电压而分别于一第一节点与一第二节点处产生一第一正差动输出电压与一第一 负差动输出电压。接着，以一反馈电路依据该正差动输入电压与该负差动输入电压于一第 三节点产生等于该第一正差动输出电压的一参考正差动输出电压。接着，以一固定级电路 均等地放大该参考正差动输出电压与该第一负差动输出电压而分别于一第四节点与一第 五节点处产生一第二负差动输出电压与一第二正差动输出电压。最后，以一输出级电路依 据该第二正差动输出电压与该第二负差动输出电压的差额于一输出端产生一输出电压。其 中该固定级电路具有一对称电路结构，使该第二节点与该第三节点具有相同的直流电压电 平。本发明所述的降低运算放大器的偏移电压的方法，该反馈电路的元件对应于该输 入级电路的部分元件，且该反馈电路的元件的长宽比与该输入级电路的对应元件的长宽比 成一比例关系。本发明所述的降低运算放大器的偏移电压的方法，该方法还包括通过一偏压电 路提供一高电位、一第一钳位电压与一第二钳位电压至该输入级电路、该反馈电路以及该 固定级电路；以及耦接一补偿(compensation)电路于该第二节点与该输出端之间，以维持 该运算放大器的频率稳定性(frequency stability)。本发明所述的降低运算放大器的偏移电压的方法，该输入级电路包括一第一 P 型晶体管，其源极耦接至该高电位，其栅极耦接至该第一钳位电压；一第二 P型晶体管，耦 接于该第一 p型晶体管的漏极与该第一节点间，其栅极耦接至该正差动输入端；一第三PS 晶体管，耦接于该第一 P型晶体管的漏极与该第二节点间，其栅极耦接至该负差动输入端； 一第一 N型晶体管及一第二 N型晶体管，串联耦接于该第二 P型晶体管的漏极与一地电位 之间，其中该第一 N型晶体管的漏极耦接至该第二 N型晶体管的栅极，而该第一 N型晶体管 的栅极耦接至该第二钳位电压；以及一第三N型晶体管及一第四N型晶体管，串联耦接于该 第三P型晶体管的漏极与该地电位之间，其中该第三N型晶体管的栅极耦接至该第二钳位 电压，而该第四N型晶体管的栅极耦接至该第二 N型晶体管的栅极。本发明所述的降低运算放大器的偏移电压的方法，该反馈电路包括一第四P型 晶体管，其源极耦接至该高电位，其栅极耦接至该第一钳位电压；一第五P型晶体管，耦接 于该第四p型晶体管的漏极与该第三节点之间，其栅极耦接至该正差动输入端；一第六PS 晶体管，耦接于该第四P型晶体管的漏极与该第三节点之间，其栅极耦接至该负差动输入 端；以及一第五N型晶体管及一第六N型晶体管，串联耦接于该第三节点与该地电位之间， 其中该第五N型晶体管的漏极耦接至该第六N型晶体管的栅极，且该第五N型晶体管的栅 极耦接至该第二钳位电压。本发明所述的降低运算放大器的偏移电压的方法，该第一 P型晶体管的长宽比为 该第四P型晶体管的长宽比的两倍；该第一 N型晶体管的长宽比、该第三N型晶体管的长宽 比与该第五N型晶体管的长宽比相同；以及该第二 N型晶体管的长宽比、该第四N型晶体管 的长宽比与该第六N型晶体管的长宽比相同。本发明所述的降低运算放大器的偏移电压的方法，该固定级电路包括一第七P型晶体管，该第七P型晶体管的源极耦接至该高电位，该第七P型晶体管的栅极耦接至该第 一钳位电压；一第八P型晶体管，耦接于该第七P型晶体管的漏极与该第四节点之间，该第 八P型晶体管的栅极耦接至该第二节点；一第九P型晶体管，耦接于该第七P型晶体管的 漏极与该第五节点之间，该第九P型晶体管的栅极耦接至该第三节点；以及一第七N型晶体 管，耦接于该第八P型晶体管的漏极与一地电位之间，该第七N型晶体管的栅极与漏极互相 连接；以及一第八N型晶体管，耦接于该第九N型晶体管的漏极与该地电位之间，该第八N 型晶体管的栅极与漏极互相连接。本发明所述的降低运算放大器的偏移电压的方法，该输出级电路包括一第十P 型晶体管，该第十P型晶体管的源极耦接至一高电位，该第十P型晶体管的栅极与漏极互相 连接；一第十一 P型晶体管，该第十一 P型晶体管的源极耦接至该高电位，该第十一 P型晶 体管的栅极耦接至该第十P型晶体管的栅极；一第九N型晶体管，耦接于该第十P型晶体管 的漏极与一地电位之间，该第九N型晶体管的栅极耦接至该第四节点；以及一第十N型晶体 管，耦接于该第十一 P型晶体管的漏极与该地电位之间，该第十N型晶体管的栅极耦接至该 第五节点，该第十N型晶体管的漏极耦接至该输出端。本发明所述的降低运算放大器的偏移电压的方法，其中该补偿电路包括一电容， 耦接于该第二节点与该输出端之间；以及一电阻，耦接于该电容与该输出端之间；其中该 偏压电路包括一第十二 P型晶体管，该第十二 P型晶体管的源极耦接至该高电位，该第 十二 P型晶体管的栅极与漏极互相连接；一第十三P型晶体管，该第十三P型晶体管的源极 耦接至该高电位，该第十三P型晶体管的栅极耦接至该第十二 P型晶体管的栅极；一第十一 N型晶体管，该第十一 N型晶体管的源极耦接至一地电位，该第十一 N型晶体管的漏极与栅 极耦接至一偏压电压；一第十二 N型晶体管，耦接于该第十二 P型晶体管的漏极与该地电 位之间；以及一第十三N型晶体管，该第十三N型晶体管的源极耦接至该地电位，该第十三 N型晶体管的漏极与栅极互相连接；其中该第十二 P型晶体管的漏极电压为该第一钳位电 压，而该第十三N型晶体管的漏极电压为该第二钳位电压。本发明所述的运算放大器，可同时提供高增益并降低偏移电压。
图1为一已知运算放大器的电路图；图2为另一已知运算放大器的电路图；图3为依据本发明的运算放大器的电路图。
具体实施例方式为了让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举多个较佳 实施例，并配合所附图示，作详细说明如下。图3为依据本发明的运算放大器300的电路图。于一实施例中，运算放大器300 包括输入级(Input Stage)电路352、固定级(Fixed Stage)电路354、反馈电路(Feedback Circuit) 356、输出级(Output Stage)电路 358、偏压电路(Biasing circuit) 360 以及补 偿电路(Compensation Circuit) 3620输入级电路352用以接收一正差动输入电压VIN1与 一负差动输入电压VIN2，并放大该正差动输入电压VIN1与该负差动输入电压VIN2而于第一节点341与第二节点342分别产生一第一正差动输出电压V341与一第一负差动输出电压V342。 由图中可见，输入级电路352的正差动端的负载电路的NM0S晶体管m、N2与负差动端的负 载电路的NM0S晶体管N3、N4的耦接方式不同，因而可获得比图2的已知运算放大器200大 的增益。反馈电路356的电路结构与输入级电路352用以产生第一正差动输出电压V341的 正差动端电路的电路结构相似。因此，反馈电路356可在不耦接至第一节点341的情况下， 直接依据正差动输入电压VIN1与负差动输入电压VIN2，于第三节点343处产生等于第一正差 动输出电压V341的参考正差动输出电压V343。接着，固定级电路354分别自输入级电路352 的第二节点342与反馈电路356的第三节点343接收该第一负差动输出电压V342及该参考 正差动输出电压V343，并放大该第一负差动输出电压V342及该参考正差动输出电压V343，借以 于第四节点344与第五节点345处，分别产生第二负差动输出电压V344与第二正差动输出 电压V345。由于第三节点343的参考正差动输出电压V343等于第一节点341的第一正差动 输出电压V341，固定级电路354如同放大第一节点341的第一正差动输出电压V341，而于第五 节点345处产生第二正差动输出电压V345。最后，输出级电路358分别自固定级电路354的第四节点344与第五节点345接 收该第二负差动输出电压V344与该第二正差动输出电压V345，并依据该第二正差动输出电压 v345与该第二负差动输出电压v344的差额产生一输出电压VOTT，以供输出于一输出端。另外，运算放大器300还包括一偏压电路360及一补偿电路362。该偏压电路360 提供一高电位VDD、一第一钳位电压v346与一第二钳位电压v347至该输入级电路、该反馈电路 以及该固定级电路。该补偿电路362耦接于第二节点342与运算放大器300的输出端VQUT 之间，以维持运算放大器300的频率稳定性(frequency stability)。由于固定级电路354采用对称的双差分输入结构，因此固定级电路354的两PM0S 晶体管P8、P9的栅极输入端具有相同的共模直流电压。由于PM0S晶体管P8的栅极输入端 耦接至输入级电路352的负差动端电路的第二节点342，且PM0S晶体管P9的栅极输入端耦 接至反馈电路356的第三节点343，因此第二节点342与第三节点343具有相同的直流电 压。另外，反馈电路356的第三节点343的参考正差动输出电压V343又等于第一节点341的 第一正差动输出电压V341，因此第一节点341与第三节点343具有相同的直流电压。因此， 第一节点341、第三节点343与第二节点342的直流电压相同。因此，即使输入级电路352 的NM0S晶体管Nl、N2与NM0S晶体管N3、N4的耦接方式不同，输入级电路352的输出节点 341与342仍可具有相同的直流电压电平，从而消除了运算放大器300的两差动输入端的系 统偏移电压，进而提高运算放大器300的效能。因此，运算放大器300同时具有高增益与低 偏移电压，因而优于已知的运算放大器100及200。输入级电路352、反馈电路356与固定 级电路354的电路结构将于后续段落详细叙述。于一实施例中，输入级电路352包括PM0S晶体管P1、P2、P3及NM0S晶体管m、N2、 N3、N4。PM0S晶体管PI的源极耦接至高电压VDD，其栅极耦接至第一钳位电压V346。PM0S晶 体管P2与P3的栅极为输入级放大器352的差动输入端。PM0S晶体管P2耦接于PM0S晶体 管P1的漏极与第一节点341间，其栅极耦接至正差动输入端VIN1。PM0S晶体管P3耦接于 PM0S晶体管P1的漏极与第二节点342间，其栅极耦接至负差动输入端VIN2。匪OS晶体管附 与N2为输入级放大器352的正差动输入端的负载晶体管。NM0S晶体管附及NM0S晶体管N2串联耦接于PM0S晶体管P2的漏极与一地电位之间，其中NM0S晶体管m的漏极耦接至 该NM0S晶体管N2的栅极，而NM0S晶体管附的栅极耦接至第二钳位电压V347。NM0S晶体 管N3与N4为输入级放大器352的负差动输入端的负载晶体管。NM0S晶体管N3及NM0S晶 体管N4串联耦接于PM0S晶体管P3的漏极与地电位之间，其中NM0S晶体管N3的栅极耦接 至第二钳位电压V347，而NM0S晶体管N4的栅极耦接至NM0S晶体管N2的栅极。于一实施例中，反馈电路356包括PM0S晶体管P4、P5、P6及匪OS晶体管N5、N6。 PM0S晶体管P4的源极耦接至高电位VDD，其栅极耦接至第一钳位电压V346。PM0S晶体管P5 耦接于PM0S晶体管P4的漏极与第三节点343之间，其栅极耦接至正差动输入端VIN1。PM0S 晶体管P6耦接于PM0S晶体管P4的漏极与第三节点343之间，其栅极耦接至负差动输入端 VIN2。NM0S晶体管N5及NM0S晶体管N6串联耦接于第三节点343与地电位之间，其中NM0S 晶体管N5的漏极耦接至NM0S晶体管N6的栅极，且NM0S晶体管N5的栅极耦接至第二钳位 电压V347。反馈电路356的元件对应于输入级电路352的正输入端元件，且两者的对应元件 的长宽比(W/L)成一比例关系。于一实施例中，PM0S晶体管P1的长宽比为PM0S晶体管P4 的长宽比的两倍，NM0S晶体管附的长宽比、NM0S晶体管N3的长宽比与NM0S晶体管N5的 长宽比相同，且该NM0S晶体管N2的长宽比、NM0S晶体管N4的长宽比与NM0S晶体管N6的 长宽比相同。于一实施例中，固定级电路354包括PM0S晶体管P7、P8、P9及NM0S晶体管N7、N8。 PM0S晶体管P7的源极耦接至高电位VDD，其栅极耦接至第一钳位电压V346。PM0S晶体管P8 耦接于PM0S晶体管P7的漏极与第四节点344之间，其栅极耦接至第二节点342。PM0S晶 体管P9耦接于PM0S晶体管P7的漏极与第五节点345之间，其栅极耦接至第三节点343。 NM0S晶体管N7耦接于PM0S晶体管P8的漏极与地电位之间，其栅极耦接至其漏极。NM0S 晶体管N8耦接于PM0S晶体管P9的漏极与地电位之间，其栅极耦接至其漏极。于一实施例中，输出级电路358包括PM0S晶体管P10、P11及NM0S晶体管N9、N10。 PM0S晶体管P10的源极耦接至高电位VDD，其栅极耦接至其漏极。PM0S晶体管P11的源极 耦接至高电位VDD，其栅极耦接至PM0S晶体管P10的栅极。NM0S晶体管N9耦接于PM0S晶 体管P10的漏极与地电位之间，其栅极耦接至第四节点344。NM0S晶体管N10耦接于PM0S 晶体管P11的漏极与地电位之间，其栅极耦接至第五节点345，其漏极耦接至该输出端VQUT。于一实施例中，偏压电路360包括PM0S晶体管P12、P13及NM0S晶体管附1、附2、 N13. PM0S晶体管P12的源极耦接至高电位VDD，其栅极与漏极耦接至第六节点346。PM0S 晶体管P13的源极耦接至高电位VDD，其栅极耦接至第六节点346。NM0S晶体管附1的源极 耦接至地电位，其漏极与栅极耦接至一偏压电压VBIAS。NM0S晶体管W2耦接于PM0S型晶体 管P12的漏极与地电位之间。NM0S晶体管W3的源极耦接至地电位，其漏极与栅极耦接至 第七节点347。其中第六节点346、第七节点347分别输出第一钳位电压V346与第二钳位电 压V347。另外，于一实施例中，补偿电路362包括电容331与电阻332，串接于第二节点342 与输出之间。以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本 项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因 此本发明的保护范围当以本申请的权利要求书所界定的范围为准。附图中符号的简单说明如下
100 运算放大器102、104 :PM0S 晶体管106、108 匪OS 晶体管200 运算放大器202,204 =PMOS 晶体管
206、208 :NM0S 晶体管300 运算放大器352:输入级电路354:固定级电路356 反馈电路358:输出级电路360 偏压电路362:补偿电路P1、P2、P3、P4、P5、P6、P7、P8、P9、P10、P11、P12、P13 =PMOS 晶体管N1、N2、N3、N4、N5、N6、N7、N8、N9、N10、N11、N12、N13 =NMOS 晶体管331:电容332:电阻341 第一节点342 第二节点343 第三节点344:第四节点345 第五节点346 第六节点汹7:第七节点。
权利要求
一种运算放大器，其特征在于，包括一输入级电路，于一正差动输入端与一负差动输入端分别接收一正差动输入电压与一负差动输入电压，并放大该正差动输入电压与该负差动输入电压而于一第一节点与一第二节点分别输出一第一正差动输出电压与一第一负差动输出电压；一反馈电路，依据该正差动输入电压与该负差动输入电压，于一第三节点产生等于该第一正差动输出电压的一参考正差动输出电压；一固定级电路，均等地放大该第一负差动输出电压与该参考正差动输出电压而于一第四节点与一第五节点分别产生一第二负差动输出电压与一第二正差动输出电压；以及一输出级电路，依据该第二正差动输出电压与该第二负差动输出电压的差额产生一输出电压，以供输出于一输出端；其中该固定级电路具有一对称电路结构，使该第二节点与该第三节点具有相同的电压电平。
2.根据权利要求1所述的运算放大器，其特征在于，该反馈电路的元件对应于该输入 级电路的部分元件，且该反馈电路的元件的长宽比与该输入级电路的对应元件的长宽比成 一比例关系。
3.根据权利要求1所述的运算放大器，其特征在于，该运算放大器还包括一偏压电路，该偏压电路提供一高电位、一第一钳位电压与一第二钳位电压至该输入 级电路、该反馈电路以及该固定级电路；以及一补偿电路，该补偿电路耦接于该第二节点与该输出端之间，用以维持该运算放大器 的频率稳定性。
4.根据权利要求3所述的运算放大器，其特征在于，该输入级电路包括 一第一 P型晶体管，其源极耦接至该高电位，其栅极耦接至该第一钳位电压； 一第二 P型晶体管，耦接于该第一 P型晶体管的漏极与该第一节点间，其栅极耦接至该正差动输入端；一第三P型晶体管，耦接于该第一 P型晶体管的漏极与该第二节点间，其栅极耦接至该 负差动输入端；一第一 N型晶体管及一第二 N型晶体管，串联耦接于该第二 P型晶体管的漏极与一地 电位之间，其中该第一 N型晶体管的漏极耦接至该第二 N型晶体管的栅极，而该第一 N型晶 体管的栅极耦接至该第二钳位电压；以及一第三N型晶体管及一第四N型晶体管，串联耦接于该第三P型晶体管的漏极与该地 电位之间，其中该第三N型晶体管的栅极耦接至该第二钳位电压，而该第四N型晶体管的栅 极耦接至该第二 N型晶体管的栅极。
5.根据权利要求4所述的运算放大器，其特征在于，该反馈电路包括 一第四P型晶体管，其源极耦接至该高电位，其栅极耦接至该第一钳位电压； 一第五P型晶体管，耦接于该第四P型晶体管的漏极与该第三节点之间，其栅极耦接至该正差动输入端；一第六P型晶体管，耦接于该第四P型晶体管的漏极与该第三节点之间，其栅极耦接至 该负差动输入端；以及一第五N型晶体管及一第六N型晶体管，串联耦接于该第三节点与该地电位之间，其中该第五N型晶体管的漏极耦接至该第六N型晶体管的栅极，且该第五N型晶体管的栅极耦 接至该第二钳位电压。
6.根据权利要求5所述的运算放大器，其特征在于，该第一P型晶体管的长宽比为该第 四P型晶体管的长宽比的两倍；该第一N型晶体管的长宽比、该第三N型晶体管的长宽比与 该第五N型晶体管的长宽比相同；以及该第二 N型晶体管的长宽比、该第四N型晶体管的长 宽比与该第六N型晶体管的长宽比相同。
7.根据权利要求3所述的运算放大器，其特征在于，该固定级电路包括一第七P型晶体管，该第七P型晶体管的源极耦接至该高电位，该第七P型晶体管的栅 极耦接至该第一钳位电压；一第八P型晶体管，耦接于该第七P型晶体管的漏极与该第四节点之间，该第八P型晶 体管的栅极耦接至该第二节点；一第九P型晶体管，耦接于该第七P型晶体管的漏极与该第五节点之间，该第九P型晶 体管的栅极耦接至该第三节点；以及一第七N型晶体管，耦接于该第八P型晶体管的漏极与一地电位之间，该第七N型晶体 管的栅极与漏极互相连接；以及一第八N型晶体管，耦接于该第九N型晶体管的漏极与该地电位之间，该第八N型晶体 管的栅极与漏极互相连接。
8.根据权利要求1所述的运算放大器，其特征在于，该输出级电路包括一第十P型晶体管，该第十P型晶体管的源极耦接至一高电位，该第十P型晶体管的栅 极与漏极互相连接；一第十一 P型晶体管，该第十一 P型晶体管的源极耦接至该高电位，该第十一 P型晶体 管的栅极耦接至该第十P型晶体管的栅极；一第九N型晶体管，耦接于该第十P型晶体管的漏极与一地电位之间，该第九N型晶体 管的栅极耦接至该第四节点；以及一第十N型晶体管，耦接于该第十一P型晶体管的漏极与 该地电位之间，该第十N型晶体管的栅极耦接至该第五节点，该第十N型晶体管的漏极耦接 至该输出端。
9.根据权利要求3所述的运算放大器，其特征在于，其中该补偿电路包括 一电容，耦接于该第二节点与该输出端之间；以及一电阻，耦接于该电容与该输出端之间； 其中该偏压电路包括一第十二 P型晶体管，该第十二 P型晶体管的源极耦接至该高电位，该第十二 P型晶体 管的栅极与漏极互相连接；一第十三P型晶体管，该第十三P型晶体管的源极耦接至该高电位，该第十三P型晶体 管的栅极耦接至该第十二 P型晶体管的栅极；一第十一 N型晶体管，该第十一 N型晶体管的源极耦接至一地电位，该第十一 N型晶体 管的漏极与栅极耦接至一偏压电压；一第十二 N型晶体管，耦接于该第十二 P型晶体管的漏极与该地电位之间；以及 一第十三N型晶体管，该第十三N型晶体管的源极耦接至该地电位，该第十三N型晶体 管的漏极与栅极互相连接；其中该第十二 P型晶体管的漏极电压为该第一钳位电压，而该第十三N型晶体管的漏 极电压为该第二钳位电压。
10.一种降低运算放大器的偏移电压的方法，其特征在于，包括下列步骤一输入级电路的一正差动输入端与一负差动输入端分别接收一正差动输入电压与一 负差动输入电压；该输入级电路分别放大该正差动输入电压与该负差动输入电压，而于一第一节点与一 第二节点处分别输出一第一正差动输出电压与一第一负差动输出电压；依据该正差动输入电压与该负差动输入电压，一反馈电路于一第三节点处产生等于该 第一正差动输出电压的一参考正差动输出电压；通过一固定级电路，均等地放大该参考正差动输出电压与该第一负差动输出电压，而 于一第四节点与一第五节点处，分别产生一第二负差动输出电压与一第二正差动输出电 压；以及依据该第二正差动输出电压与该第二负差动输出电压的差额，通过一输出级电路，于 一输出端产生一输出电压；其中该固定级电路具有一对称电路结构，使该第二节点与该第三节点具有相同的电压 电平。
11.根据权利要求10所述的降低运算放大器的偏移电压的方法，其特征在于，该反馈 电路的元件对应于该输入级电路的部分元件，且该反馈电路的元件的长宽比与该输入级电 路的对应元件的长宽比成一比例关系。
12.根据权利要求10所述的降低运算放大器的偏移电压的方法，其特征在于，该方法 还包括通过一偏压电路提供一高电位、一第一钳位电压与一第二钳位电压至该输入级电路、 该反馈电路以及该固定级电路；以及耦接一补偿电路于该第二节点与该输出端之间，以维持该运算放大器的频率稳定性。
13.根据权利要求12所述的降低运算放大器的偏移电压的方法，其特征在于，该输入 级电路包括一第一 P型晶体管，其源极耦接至该高电位，其栅极耦接至该第一钳位电压；一第二 P型晶体管，耦接于该第一 P型晶体管的漏极与该第一节点间，其栅极耦接至该 正差动输入端；一第三P型晶体管，耦接于该第一 P型晶体管的漏极与该第二节点间，其栅极耦接至该 负差动输入端；一第一 N型晶体管及一第二 N型晶体管，串联耦接于该第二 P型晶体管的漏极与一地 电位之间，其中该第一 N型晶体管的漏极耦接至该第二 N型晶体管的栅极，而该第一 N型晶 体管的栅极耦接至该第二钳位电压；以及一第三N型晶体管及一第四N型晶体管，串联耦接于该第三P型晶体管的漏极与该地 电位之间，其中该第三N型晶体管的栅极耦接至该第二钳位电压，而该第四N型晶体管的栅 极耦接至该第二 N型晶体管的栅极。
14.根据权利要求13所述的降低运算放大器的偏移电压的方法，其特征在于，该反馈 电路包括一第四P型晶体管，其源极耦接至该高电位，其栅极耦接至该第一钳位电压； 一第五P型晶体管，耦接于该第四P型晶体管的漏极与该第三节点之间，其栅极耦接至 该正差动输入端；一第六P型晶体管，耦接于该第四P型晶体管的漏极与该第三节点之间，其栅极耦接至 该负差动输入端；以及一第五N型晶体管及一第六N型晶体管，串联耦接于该第三节点与该地电位之间，其中 该第五N型晶体管的漏极耦接至该第六N型晶体管的栅极，且该第五N型晶体管的栅极耦 接至该第二钳位电压。
15.根据权利要求14所述的降低运算放大器的偏移电压的方法，其特征在于，该第一P 型晶体管的长宽比为该第四P型晶体管的长宽比的两倍；该第一N型晶体管的长宽比、该第 三N型晶体管的长宽比与该第五N型晶体管的长宽比相同；以及该第二 N型晶体管的长宽 比、该第四N型晶体管的长宽比与该第六N型晶体管的长宽比相同。
16.根据权利要求12所述的降低运算放大器的偏移电压的方法，其特征在于，该固定 级电路包括一第七P型晶体管，该第七P型晶体管的源极耦接至该高电位，该第七P型晶体管的栅 极耦接至该第一钳位电压；一第八P型晶体管，耦接于该第七P型晶体管的漏极与该第四节点之间，该第八P型晶 体管的栅极耦接至该第二节点；一第九P型晶体管，耦接于该第七P型晶体管的漏极与该第五节点之间，该第九P型晶 体管的栅极耦接至该第三节点；以及一第七N型晶体管，耦接于该第八P型晶体管的漏极与一地电位之间，该第七N型晶体 管的栅极与漏极互相连接；以及一第八N型晶体管，耦接于该第九N型晶体管的漏极与该地电位之间，该第八N型晶体 管的栅极与漏极互相连接。
17.根据权利要求10所述的降低运算放大器的偏移电压的方法，其特征在于，该输出 级电路包括一第十P型晶体管，该第十P型晶体管的源极耦接至一高电位，该第十P型晶体管的栅 极与漏极互相连接；一第十一 P型晶体管，该第十一 P型晶体管的源极耦接至该高电位，该第十一 P型晶体 管的栅极耦接至该第十P型晶体管的栅极；一第九N型晶体管，耦接于该第十P型晶体管的漏极与一地电位之间，该第九N型晶体 管的栅极耦接至该第四节点；以及一第十N型晶体管，耦接于该第十一 P型晶体管的漏极与该地电位之间，该第十N型晶 体管的栅极耦接至该第五节点，该第十N型晶体管的漏极耦接至该输出端。
18.根据权利要求12所述的降低运算放大器的偏移电压的方法，其特征在于，其中该 补偿电路包括一电容，耦接于该第二节点与该输出端之间；以及 一电阻，耦接于该电容与该输出端之间； 其中该偏压电路包括一第十二 P型晶体管，该第十二 P型晶体管的源极耦接至该高电位，该第十二P型晶体管的栅极与漏极互相连接；一第十三P型晶体管，该第十三P型晶体管的源极耦接至该高电位，该第十三P型晶体管的栅极耦接至该第十二 P型晶体管的栅极；一第十一 N型晶体管，该第十一 N型晶体管的源极耦接至一地电位，该第十一N型晶体管的漏极与栅极耦接至一偏压电压；一第十二 N型晶体管，耦接于该第十二 P型晶体管的漏极与该地电位之间；以及一第十三N型晶体管，该第十三N型晶体管的源极耦接至该地电位，该第十三N型晶体 管的漏极与栅极互相连接；其中该第十二 P型晶体管的漏极电压为该第一钳位电压，而该第十三N型晶体管的漏极电压为该第二钳位电压。
全文摘要
一种运算放大器及降低运算放大器的偏移电压的方法，该运算放大器包括一输入级电路、一反馈电路、一固定级电路以及一输出级电路。该输入级电路放大所接收的一正差动输入电压与一负差动输入电压而分别产生一第一正差动输出电压与一第一负差动输出电压。该反馈电路依据该正差动输入电压与该负差动输入电压产生等于该第一正差动输出电压的一参考正差动输出电压。该固定级电路具有一对称结构，且均等地放大该参考正差动输出电压与该第一负差动输出电压而分别产生一第二负差动输出电压与一第二正差动输出电压。该输出级电路依据该第二正差动输出电压与该第二负差动输出电压的差额输出一输出电压。本发明可同时提供高增益并降低偏移电压。
文档编号G05F3/24GK101800519SQ20091000692
公开日2010年8月11日 申请日期2009年2月9日 优先权日2009年2月9日
发明者洪赞富 申请人:普诚科技股份有限公司