改进的电压跟随电路的制作方法
【专利摘要】本实用新型涉及一种改进的电压跟随电路。该电压跟随电路包括：失调校准电路和可编程运算放大器；所述失调校准电路对所述可编程运算放大器的第一输入端的电压和第二输入端的电压进行比较，根据比较结果输出调整信号；所述可编程运算放大器根据所述调整信号调整所述可编程运算放大器的第二输入端的电压，以减小所述可编程运算放大器的失配电压。
【专利说明】改进的电压跟随电路
【技术领域】
[0001]本实用新型涉及电路【技术领域】，尤其涉及一种改进的电压跟随电路。
【背景技术】
[0002]随着电路【技术领域】的发展,互补金属氧化物半导体(Complementary Metal OxideSemiconductor, CMOS)电路变得越来越盛行，其原因在于:一、CMOS工艺容易不断缩减尺寸，使得CMOS工艺下电路面积容易随工艺尺寸减小而减小，从而具有更低成本的优势；二、与双极型器件相比，CMOS器件具有较低的栅极输入电流，通常可以忽略栅极输入电流，而双极型器件需要较大的基极电流，对低功耗电路应用不利。但CMOS电路与双极型电路相比，其失配电压(offset voltage)较大,通常CMOS器件的失配电压高达IOmV到50mV,而双极型器件的失配电压仅为ImV到5mV。
[0003]图1为一种电压跟随器电路的结构图，如果运算放大器OPA用CMOS器件实现，一般都存在较大的失配电压，由于运算放大器OPA的输入对金属-氧化层-半导体-场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor, MOSFET,以下简称 MOS 管)的不匹配和输入级的负载电流镜的不匹配，会产生等效在运算放大器OPA的输入端的失配电压，即OPA的第一输入端和第二输入端之间的电压存在一个随机的失配电压。
实用新型内容
[0004]有鉴于此，本实用新型提供一种电压跟随电路，可有效减小电压跟随电路中的运算放大器的输入端的适配电压。
[0005]第一方面，本实用新型实施例提供一种电压跟随电路，该电压跟随电路包括:失调校准电路和可编程运算放大器；
[0006]所述失调校准电路对所述可编程运算放大器的第一输入端的电压和第二输入端的电压进行比较，根据比较结果输出调整信号；
[0007]所述可编程运算放大器根据所述调整信号调整所述可编程运算放大器的第二输入端的电压，以减小所述可编程运算放大器的失配电压。
[0008]进一步地，所述失调校准电路包括:第一比较电路，第二比较电路和信号输出逻辑电路；所述第一比较电路用于判断所述可编程运算放大器的第一输入端的电压是否大于第二输入端的电压与预先设定的第一误差电压阈值的和；所述第二比较电路用于判断所述可编程运算放大器的第一输入端的电压是否小于第二输入端的电压与预先设定的第二误差电压阈值的差；当所述可编程运算放大器的第一输入端的电压大于第二输入端的电压与预先设定的第一误差电压阈值的和时，所述信号输出逻辑电路调整其输出的调整信号以将所述可编程运算放大器的第二输入端的电压增大；当所述可编程运算放大器的第一输入端的电压小于第二输入端的电压与预先设定的第二误差电压阈值的差时，所述信号输出逻辑电路调整其输出的调整信号以将所述可编程运算放大器的第二输入端的电压减小；当所述可编程运算放大器的第一输入端的电压不大于第二输入端的电压与预先设定的第一误差电压阈值的和，且所述可编程运算放大器的第一输入端的电压不小于第二输入端的电压与预先设定的第二误差电压阈值的差时，所述可编程运算放大器根据所述信号输出逻辑电路输出的调整信号保持所述可编程运算放大器的第二输入端的电压不变。
[0009]进一步地，所述第一比较电路包括:第一开关，第二开关，第三开关，第一运算放大器，第一电容，第一反相器，第二反相器，第一 D触发器和第一电压源；其中，所述第一开关的第一端与所述可编程运算放大器的第一输入端相连，所述第二开关的第一端与所述第一电压源的正极相连，所述第一电压源的负极与所述可编程运算放大器的第二输入端相连，所述第一开关的第二端和第二开关的第二端分别与所述第一运算放大器的第一输入端相连，所述第一运算放大器的第二输入端分别与第一电容的第一端和第三开关的第一端相连，所述第三开关的第二端与所述第一运算放大器的输出端相连，所述第一运算放大器的输出端还与所述第一反相器的输入端相连，所述第一反相器的输出端与所述第二反相器的输入端相连，所述第二反相器的输出端与所述第一 D触发器的输入端相连，所述第一 D触发器的第一输出端与所述信号输出逻辑电路的第一输入端相连；所述第二比较电路包括:第四开关，第五开关，第六开关，第二运算放大器，第二电容，第三反相器，第四反相器，第二 D触发器和第二电压源；其中，所述第四开关的第一端与所述第二电压源的正极相连，所述第二电压源的负极与所述可编程运算放大器的第一输入端相连，所述第五开关的第一端与所述可编程运算放大器的第二输入端相连，所述第四开关的第二端和第五开关的第二端分别与所述第二运算放大器的第一输入端相连，所述第二运算放大器的第二输入端分别与第二电容的第一端和第六开关的第一端相连，所述第六开关的第二端与所述第二运算放大器的输出端相连，所述第二运算放大器的输出端还与所述第三反相器的输入端相连，所述第三反相器的输出端与所述第四反相器的输入端相连，所述第四反相器的输出端与所述第二 D触发器的输入端相连，所述第二 D触发器的第一输出端与所述信号输出逻辑电路的第二输入端相连；其中，所述第二开关，第三开关，第五开关和第六开关由第一时钟输出的信号进行控制，所述第一开关和第四开关由所述第一时钟输出的信号经过第五反相器后输出的信号进行控制，所述第一 D触发器和第二 D触发器由第二时钟输出的信号进行控制。
[0010]进一步地，所述可编程运算放大器包括:第一 PMOS管和第二 PMOS管；电流镜，所述电流镜包括第一 NMOS管和第二 NMOS管；所述第一 PMOS管与第一 NMOS管串联，所述第一PMOS管的漏极与第一 NMOS管的栅极相连，所述第二 PMOS管与第二 NMOS管串联；至少一组与所述第二 PMOS管并联的PMOS管组，所述PMOS管组的数量与所述失调校准电路输出的调整信号数相同，所述PMOS管组中漏极与第二 PMOS管漏极相连的PMOS管的栅极与所述失调校准电路的调整信号输出端相连；第三NMOS管，所述第三NMOS管的栅极与所述第二 PMOS管的漏极相连；其中，所述第一 PMOS管的栅极为所述可编程运算放大器的第一输入端，所述第二 PMOS管的栅极为所述可编程运算放大器的第二输入端，所述第三NMOS管的漏极为所述可编程运算放大器的输出端。
[0011]进一步地，所述PMOS管组包括两个串联的PMOS管，所述PMOS管组中漏极与第二PMOS管漏极相连的PMOS管的栅极与所述第二 PMOS管的栅极相连。
[0012]进一步地，所述可编程运算放大器包括:第一 PMOS管和第二 PMOS管；电流镜，所述电流镜包括第一 NMOS管和第二 NMOS管；所述第一 PMOS管与第一 NMOS管串联，所述第一PMOS管的漏极与第一 NMOS管的栅极相连，所述第二 PMOS管与第二 NMOS管串联；至少一组与所述第一 PMOS管并联的PMOS管组，所述PMOS管组的数量与所述失调校准电路输出的调整信号数相同，所述PMOS管组中源极与第一 PMOS管源极相连的PMOS管的栅极与所述失调校准电路的调整信号输出端相连；第三NMOS管，所述第三NMOS管的栅极与所述第二 PMOS管的漏极相连；其中，所述第一 PMOS管的栅极为所述可编程运算放大器的第一输入端，所述第二 PMOS管的栅极为所述可编程运算放大器的第二输入端，所述第三NMOS管的漏极为所述可编程运算放大器的输出端。
[0013]进一步地，所述PMOS管组包括两个串联的PMOS管，所述PMOS管组中漏极与第一PMOS管源极相连的PMOS管的栅极与所述第一 PMOS的管栅极相连。
[0014]进一步地，所述可编程运算放大器包括:第一 PMOS管和第二 PMOS管；电流镜，所述电流镜包括第一 NMOS管和第二 NMOS管；所述第一 PMOS管与第一 NMOS管串联，所述第一PMOS管的漏极与第一 NMOS管的栅极相连，所述第二 PMOS管与第二 NMOS管串联；至少一组与所述第一 NMOS管并联的NMOS管组，所述NMOS管组的数量与所述失调校准电路输出的调整信号数相同，所述NMOS管组中漏极与第一 NMOS管漏极相连的NMOS管的栅极与所述失调校准电路的调整信号输出端相连；第三NMOS管，所述第三NMOS管的栅极与所述第二 PMOS管的漏极相连；其中，所述第一 PMOS管的栅极为所述可编程运算放大器的第一输入端，所述第二 PMOS管的栅极为所述可编程运算放大器的第二输入端，所述第三NMOS管的漏极为所述可编程运算放大器的输出端。
[0015]进一步地，所述NMOS管组包括两个串联的NMOS管，所述NMOS管组中源极与第一NMOS管源极相连的NMOS管的栅极与所述第一 NMOS管的栅极相连。
[0016]进一步地，所述可编程运算放大器包括:第一 PMOS管和第二 PMOS管；电流镜，所述电流镜包括第一 NMOS管和第二 NMOS管；所述第一 PMOS管与第一 NMOS管串联，所述第
一PMOS管的漏极与第一 NMOS管的栅极相连，所述第二 PMOS管与第二 NMOS管串联；至少一组与所述第二 NMOS管并联的NMOS管组，所述NMOS管组的数量与所述失调校准电路输出的信号数相同，所述NMOS管组中漏极与第二 NMOS管漏极相连的NMOS管的栅极与所述失调校准电路的信号输出端相连；第三NMOS管，所述第三NMOS管的栅极与所述第二 PMOS管的漏极相连；其中，所述第一 PMOS管的栅极为所述可编程运算放大器的第一输入端，所述第二PMOS管的栅极为所述可编程运算放大器的第二输入端，所述第三NMOS管的漏极为所述可编程运算放大器的输出端。
[0017]进一步地，所述NMOS管组包括两个串联的NMOS管，所述NMOS管组中源极与第二NMOS管源极相连的NMOS管的栅极与所述第二 NMOS管栅极相连。
[0018]进一步地，所述可编程运算放大器包括:第一 PMOS管和第二 PMOS管；电流镜，所述电流镜包括第一 NMOS管和第二 NMOS管；所述第一 PMOS管与第一 NMOS管串联，所述第一PMOS管的漏极与第一 NMOS管的栅极相连，所述第二 PMOS管与第二 NMOS管串联；第三NMOS管，所述第三NMOS管的栅极与所述第二 PMOS管的漏极相连；至少一组与所述第三NMOS管并联的NMOS管组，所述NMOS管组的数量与所述失调校准电路输出的调整信号数相同，所述NMOS管组中漏极与第三NMOS管漏极相连的NMOS管的栅极与所述失调校准电路的调整信号输出端相连；其中，所述第一 PMOS管的栅极为所述可编程运算放大器的第一输入端，所述第二 PMOS管的栅极为所述可编程运算放大器的第二输入端，所述第三NMOS管的漏极为所述可编程运算放大器的输出端。[0019]进一步地，所述NMOS管组包括两个串联的NMOS管，所述NMOS管组中源极与第三NMOS管源极相连的NMOS管的栅极与所述第三NMOS管栅极相连。
[0020]进一步地，所述可编程运算放大器包括:第一 PMOS管和第二 PMOS管；电流镜，所述电流镜包括第一 NMOS管和第二 NMOS管；所述第一 PMOS管与第一 NMOS管串联，所述第一PMOS管的漏极与第一 NMOS管的栅极相连，所述第二 PMOS管与第二 NMOS管串联；所述第一PMOS管的源极与所述第二 PMOS管的源极之间串联有电阻串，所述电阻串中的每个电阻上并联一个PMOS管，所述电阻串中的电阻数量与所述失调校准电路输出的调整信号数相同，并联在所述电阻串中的每个电阻上的PMOS管的栅极与所述失调校准电路的调整信号输出端相连；第三NMOS管，所述第三NMOS管的栅极与所述第二 PMOS管的漏极相连；其中，所述第一 PMOS管的栅极为所述可编程运算放大器的第一输入端，所述第二 PMOS管的栅极为所述可编程运算放大器的第二输入端，所述第三NMOS管的漏极为所述可编程运算放大器的输出端。
[0021]通过本实用新型实施例提供电压跟随电路，该电压跟随电路包括的失调校准电路对该电压跟随电路包括的可编程运算放大器的第一输入端的电压和第二输入端的电压进行比较，根据比较结果输出调整信号，该可编程运算放大器根据调整信号调整该可编程运算放大器的第二输入端的电压，以将该可编程运算放大器的失配电压控制在较小的范围之内。
【专利附图】
【附图说明】
[0022]图1为现有技术中的一种电压跟随电路的结构图；
[0023]图2为本实用新型实施例提供的一种电压跟随电路的结构图；
[0024]图3为本实用新型实施例提供的一种失调校准电路的结构示意图；
[0025]图4为本实用新型实施例提供的第一种可编程运算放大器的结构示意图；
[0026]图5为本实用新型实施例提供的第二种可编程运算放大器的结构示意图；
[0027]图6为本实用新型实施例提供的第三种可编程运算放大器的结构示意图；
[0028]图7为本实用新型实施例提供的第四种可编程运算放大器的结构示意图；
[0029]图8为本实用新型实施例提供的第五种可编程运算放大器的结构示意图；
[0030]图9为本实用新型实施例提供的第六种可编程运算放大器的结构示意图。
【具体实施方式】
[0031]为了使本实用新型的目的、技术方案和优点更加清楚，下面将结合附图对本实用新型作进一步地详细描述，显然，所描述的实施例仅仅是本实用新型一部份实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本实用新型保护的范围。
[0032]图2为本实用新型实施例提供的一种电压跟随电路的结构示意图。如图2所示，该电压跟随电路包括:失调校准电路210和可编程运算放大器0P1。
[0033]失调校准电路210的输入端分别与可编程运算放大器OPl第一输入端和第二输入端相连，可编程运算放大器OPl的第二输入端与可编程运算放大器OPl的输出端相连。
[0034]其中，失调校准电路210对可编程运算放大器OPl的第一输入端的电压VP和第二输入端的电压VN进行比较，根据比较结果输出调整信号Dtl~Dlri ；
[0035]可编程运算放大器OPl根据调整信号Dtl~Dlri调整可编程运算放大器OPl的第二输入端的电压VN，以减小可编程运算放大器OPl的失配电压Vos，Vos=VP-VN。
[0036]具体的，失调校准电路210根据可编程运算放大器OPl的第一输入端的电压VP和第二输入端的电压VN产生一个η位数字信号，即调整信号Dtl~Dlri，其中Dlri为最高位，D0为最低位。可编程运算放大器OPl根据调整信号Dtl~Dlri调节其第二输入端的电压VN。失调校准电路210每次检测到VP>VN+Vel (其中，Vel为预先设定的第一误差电压值，该Vel≥O)时，失调校准电路210输出的调整信号Dtl~Dlri被加一，则可编程运算放大器OPl将第二输入端的电压VN增大，使第二输入端的电压VN升高更接近第一输入端的电压VP电压，从而减小正失配电压+ Vos0失调校准电路210每次检测到VP〈VN-Ve2时(其中，Ve2为预先设定的第二误差电压值，该Ve2 ^ O),失调校准电路210输出的调整信号Dtl~Dlri被减一，则可编程运算放大器OPl将第二输入端的电压VN减小，使第二输入端的电压VN降低更接近第一输入端的电压VP，从而减小负失配电压-Vos。当失调校准电路210每次检测到VN-Ve2〈VP〈VN+Vel时，失调校准电路210输出的调整信号Dtl~Dlri维持不变，表示失配电压Vos已经被校准到可接受范围，则可编程运算放大器OPl保持第二输入端的电压VN不变，从而维持失配电压Vos不变,这时的失配电压Vos满足:_Ve2〈Vos〈Vel。当预先设定的第一误差电压阈值Vel和第二误差电压阈值Ve2足够小时，则失配电压Vos被限制在足够小的范围内。
[0037]可选地，失调校准电路210具体实现方式如图3所示。失调校准电路210包括--第一比较电路211，第二比较电路212和信号输出逻辑电路213。
[0038]第一比较电路211用于判断可编程运算放大器OPl的第一输入端的电压VP是否大于第二输入端的电压VN与预先设定的第一误差电压阈值Vel的和。
[0039]第二比较电 路212用于比较可编程运算放大器OPl的第一输入端的电压VP是否小于第二输入端的电压VN与预先设定的第二误差电压阈值Ve2的差。
[0040]当可编程运算放大器OPl的第一输入端的电压VP大于第二输入端的电压VN与预先设定的第一误差电压阈值Vel的和时，可编程运算放大器OPl根据信号输出逻辑电路213输出的调整信号Dtl~Dlri将可编程运算放大器OPl的第二输入端的电压VN增大；当可编程运算放大器OPl的第一输入端的电压VP小于第二输入端的电压VN与预先设定的第二误差电压阈值Ve2的差时，可编程运算放大器OPl根据信号输出逻辑电路213输出的调整信号Dtl~Dlri将可编程运算放大器OPl的第二输入端的电压VN减小；当可编程运算放大器OPl的第一输入端的电压VP不大于第二输入端的电压VN与预先设定的第一误差电压阈值Vel的和，且可编程运算放大器OPl的第一输入端的电压VP不小于第二输入端的电压VN与预先设定的第二误差电压阈值Ve2的差时，可编程运算放大器OPl根据信号输出逻辑电路213输出的调整信号Dtl~Dlri保持可编程运算放大器OPl的第二输入端的电压VN不变。
[0041]其中，第一比较电路211包括:第一开关SI，第二开关S2，第三开关S3，第一运算放大器0P2，第一电容Cl，第一反相器INVl，第二反相器INV2，第一 D触发器ffdfl和第一电压源Ul ;其中，第一开关SI的第一端与可编程运算放大器OPl的第一输入端相连，第二开关S2的第一端与第一电压源Ul的正极相连，第一电压源Ul的负极与可编程运算放大器OPl的第二输入端相连，第一开关SI的第二端和第二开关S2的第二端分别与第一运算放大器0P2的第一输入端相连,第一运算放大器0P2的第二输入端分别与第一电容Cl的第一端和第三开关S3的第一端相连，第三开关S3的第二端与第一运算放大器0P2的输出端相连，第一运算放大器0P2的输出端还与第一反相器INVl的输入端相连，第一反相器INVl的输出端与第二反相器INV2的输入端相连，第二反相器INV2的输出端与第一 D触发器ffdfl的输入端相连，第一 D触发器ffdfl的第一输出端与信号输出逻辑电路213的第一输入端相连。
[0042]第二比较电路212包括:第四开关S4，第五开关S5，第六开关S6，第二运算放大器0P3，第二电容C2，第三反相器INV3，第四反相器INV4，第二 D触发器ffdf2和第二电压源U2;其中，第四开关S4的第一端与第二电压源U2的正极相连，第二电压源U2的负极与可编程运算放大器OPl的第一输入端相连，第五开关S5的第一端与可编程运算放大器OPl的第二输入端相连，第四开关S4的第二端和第五开关S5的第二端分别与第二运算放大器0P3的第一输入端相连，第二运算放大器0P3的第二输入端分别与第二电容C2的第一端和第六开关S6的第一端相连，第六开关S6的第二端与第二运算放大器0P3的输出端相连，第二运算放大器0P3的输出端还与第三反相器INV3的输入端相连，第三反相器INV3的输出端与第四反相器INV4的输入端相连，第四反相器INV4的输出端与第二 D触发器ffdf2的输入端相连，所述第二 D触发器ffdf2的第一输出端与信号输出逻辑电路213的第二输入端相连；
[0043]其中，第二开关S2，第三开关S3，第五开关S5和第六开关S6由第一时钟CLKl输出的信号进行控制，第一开关SI和第二开关S2由第一时钟CLKl的输出的信号的反相信号进行控制，其中，控制第一开关SI的信号为第一时钟CLKl输出的信号经过第五反相器INV5后输出的信号，控制第二开关S2的信号为第一时钟CLKl输出的信号经过反相器INV6输出的信号。第一 D触发器ffdfl和第二 D触发器ffdf2由第二时钟CLK2输出的信号进行控制。
[0044]具体的，第一比较电路211为比较VP与VN+Vel电压的比较电路，其中，第一电压源Ul用于提供Vel，Vel≤O。当VP大于VN+Vel时，第一比较电路211的输出电压VH输出高电平；当VP不大于VN+Vel时，VH输出低电平。当第一时钟CLKl输出高电平时，第二开关S2和第三开关S3导通，VN被连接到第一运算放大器0P2的第一输入端，第一运算放大器0P2的输出端被连接至第一运算放大器0P2的负相输入端，此时VN和第一运算放大器0P2的失配电压Vosl被存储在第一电容Cl上，则第一电容Cl上的电压为VN+Vel-Vosl。当第一时钟CLKl输出低电平时,第一开关SI导通,第二开关S2和第三开关S3被关断,此时第一运算放大器0P2工作在比较状态，比较VP和第一电容Cl上的电压(VN+Vel-Vosl)，第一运算放大器0P2的失配电压Vosl是不变的，所以比较VP和(VN+Vel-Vosl)的实际效果为比较VP和VN+Vel。比较结果由第一 D触发器ffdfl锁存到输出VH。其中，第二时钟CLK2输出的信号的下降沿需比第一时钟CLKl输出的信号的反相信号的下降沿提前一段时间，例如IOOnS,也可以为其他时间，只要满足第二时钟CLK2输出的信号的下降沿需比第一时钟CLKl输出的信号的反相信号的下降沿提前，且避免采样错误即可。
[0045]同理，第二比较电路212为比较VP+Ve2与VN (B卩，比较VP与VN_Ve2)的电路，其中，第二电压源U2用于提供Ve2，Ve2≤O。当VP+Ve2小于VN时(B卩VP小于VN_Ve2时)，第二比较电路212的输出电压VL输出低电平；当VP+Ve2不小于VN时(即VP不小于VN_Ve2时)，VL输出高电平。第二比较电路212的原理与第一比较电路211的原理相同，在此不再赘述。信号输出逻辑电路213在每个时钟下降沿检测一次VH和VL的电平，如果VH为高电平，则将输出的调整信号Dtl?Dlri加I ;如果VL为低平，则将输出的调整信号Dtl?Dlri减I。如果VH为低电平且VL为高电平，则保持输出的调整信号Dtl?Dlri不变。当然还可以通过时钟上升沿的方式检测VH和VL的电平。
[0046]需要说明的是，本实用新型实施例中的信号输出逻辑电路213可采用任何一种能够实现上述功能的逻辑电路实现，本实用新型实施例对此不做限制。
[0047]可选地，可编程运算放大器OPl的具体实现方式如图4所示。
[0048]可编程运算放大器OPl包括:
[0049]第一PMOS 管 MPl 和第二 PMOS 管 MP2 ；
[0050]电流镜，该电流镜包括第一 NMOS管MNl和第二 NMOS管MN2 ；
[0051]第一 PMOS管MPl与第一 NMOS管MNl串联，第一 PMOS管MPl的漏极与第一 NMOS管丽I的栅极相连，第二 PMOS管MP2与第二 NMOS管丽2串联；
[0052]至少一组与第二 PMOS管MP2并联的PMOS管组，该PMOS管组包括两个串联的PMOS管，PMOS管组的数量与失调校准电路210输出的调整信号Dtl?Dlri数相同，PMOS管组中源极与第二 PMOS管MP2源极相连的PMOS管的栅极与失调校准电路210的调整信号输出端相连，PMOS管组中漏极与第二 PMOS管MP2漏极相连的PMOS管的栅极与第二 PMOS管MP2栅极相连；
[0053]第三NMOS管丽3，第三NMOS管丽3的栅极与第二 PMOS管MP2的漏极相连；
[0054]其中，第一 PMOS管MPl的栅极为可编程运算放大器OPl的第一输入端，第二 PMOS管MP2的栅极为可编程运算放大器OPl的第二输入端，第三NMOS管MN3的漏极为可编程运算放大器OPl的输出端。
[0055]调整信号Dtl?Dlri分别控制至少一组PMOS管组中的与源极与第二 PMOS管MP2源极相连的PMOS管(B卩，MPSl?MPSn)的导通或截止来改变PMOS管MP21?MP2n中与第
二PMOS管MP2并联的PMOS管的个数。PMOS管MP21?MP2n中并联到第二 PMOS管MP2的PMOS管的个数越多，等效连接在可编程运算放大器OPl的第二输入端的晶体管宽长比越大，PMOS管MP21?MP2n中并联到第二 PMOS管MP2的PMOS管的个数越少，等效连接在可编程运算放大器OPl的第二输入端的晶体管宽长比越小。也就是说，PMOS管MP21?MP2n中并联到第二 PMOS管MP2的PMOS管的个数越多，可编程运算放大器OPl的输出端的电压VO越高，等效于可编程运算放大器OPl的第二输入端的电压VN越高，PMOS管MP21?MP2n中并联到第二 PMOS管MP2的PMOS管的个数越少，可编程运算放大器OPl的输出端的电压VO越低，等效于可编程运算放大器OPl的第二输入端的电压VN越低。
[0056]可以理解的是，可以将PMOS管MPSl?MPSn省略，直接将调整信号Dtl?Dlri接到PMOS管MP21?MP2n的栅极，以控制PMOS管MP21?MP2n中并联于第二 PMOS管MP2的PMOS管的个数；或者将PMOS管MPSl?MPSn省略，将PMOS管MP21?MP2n中的PMOS并联一数字信号控制开关，调整信号Dtl?Dlri控制数字信号控制开关，以控制PMOS管MP21?MP2n中并联于第二 PMOS管MP2的PMOS管的个数。
[0057]可选地，可编程运算放大器OPl的具体实现方式如图5所示。
[0058]可编程运算放大器OPl包括:[0059]第一PMOS 管 MPl 和第二 PMOS 管 MP2 ；
[0060]电流镜，该电流镜包括第一 NMOS管MNl和第二 NMOS管MN2 ；
[0061]第一 PMOS管MPl与第一 NMOS管MNl串联，第一 PMOS管MPl的漏极与第一 NMOS管丽I的栅极相连，第二 PMOS管MP2与第二 NMOS管丽2串联；
[0062]至少一组与第一 PMOS管MPl并联的PMOS管组，该PMOS管组包括两个串联的PMOS管，PMOS管组的数量与失调校准电路210输出的调整信号Dtl?Dlri数相同，PMOS管组中源极与第一 PMOS管MPl源极相连的PMOS管的栅极与失调校准电路210的调整信号Dtl?Dlri输出端相连，PMOS管组中漏极与第一 PMOS管MPl漏极相连的PMOS管的栅极与第一 PMOS管MPl的栅极相连；
[0063]第三NMOS管丽3，第三NMOS管丽3的栅极与第二 PMOS管MP2的源极相连；
[0064]其中，第一 PMOS管MPl的栅极为可编程运算放大器OPl的第一输入端，第二 PMOS管MP2的栅极为可编程运算放大器OPl的第二输入端，第三NMOS管MN3的漏极为可编程运算放大器OPl的输出端。
[0065]调整信号Dtl?Dlri分别控制至少一组PMOS管组中的与源极与第一 PMOS管MPl源极相连的PMOS管(B卩，MPSl?MPSn)的导通或截止来改变PMOS管MPll?MPln中与第
一PMOS管MPl并联的PMOS管的个数。PMOS管MPll?MPln中并联到第一 PMOS管MPl的PMOS管的个数越多，等效连接在可编程运算放大器OPl的第二输入端的晶体管宽长比越大，PMOS管MPll?MPln中并联到第一 PMOS管MPl的PMOS管的个数越少，等效连接在可编程运算放大器OPl的第二输入端的晶体管宽长比越小。也就是说，PMOS管MPll?MPln中并联到第一 PMOS管MPl的PMOS管的个数越多，可编程运算放大器OPl的输出端的电压VO越高，等效于可编程运算放大器OPl的第二输入端的电压VN越高，PMOS管MPlI?MPln中并联到第一 PMOS管MPl的PMOS管的个数越少，可编程运算放大器OPl的输出端的电压VO越低，等效于可编程运算放大器OPl的第二输入端的电压VN越低。
[0066]可以理解的是，可以将PMOS管MPSl?MPSn省略，直接将调整信号Dtl?Dlri接到PMOS管MPl I?MPln的栅极，以控制PMOS管MPl I?MPln中并联于第一 PMOS管MPl的PMOS管的个数；或者将PMOS管MPSl?MPSn省略，将PMOS管MPll?MPln中的PMOS并联一数字信号控制开关，调整信号Dtl?Dlri控制数字信号控制开关，以控制PMOS管MPll?MPln中并联于第一 PMOS管MPl的PMOS管的个数。
[0067]可选地，可编程运算放大器OPl的具体实现方式如图6所示。
[0068]可编程运算放大器OPl包括:
[0069]第一PMOS 管 MPl 和第二 PMOS 管 MP2 ；
[0070]电流镜，该电流镜包括第一 NMOS管丽I和第二 NMOS管丽2 ；
[0071]第一 PMOS管MPl与第一 NMOS管MNl串联，第一 PMOS管MPl的源极与第一 NMOS管丽I的栅极相连，第二 PMOS管MP2与第二 NMOS管丽2串联；
[0072]至少一组与第一 NMOS管MNl并联的NMOS管组，该NMOS管组包括两个串联的NMOS管，NMOS管组的数量与失调校准电路210输出的调整信号Dtl?Dlri数相同，NMOS管组中漏极与第一 WOS管丽I漏极相连的NMOS管的栅极与失调校准电路210的调整信号Dtl?Dlri输出端相连，NMOS管组中源极与第一 NMOS管丽I源极相连的NMOS管的栅极与第一 NMOS管匪I的栅极相连；[0073]第三NMOS管丽3，第三NMOS管丽3的栅极与第二 PMOS管MP2的源极相连；
[0074]其中，第一 PMOS管MPl的栅极为可编程运算放大器OPl的第一输入端，第二 PMOS管MP2的栅极为可编程运算放大器OPl的第二输入端，第三NMOS管MN3的漏极为可编程运算放大器OPl的输出端。
[0075]调整信号Dtl?Dlri分别控制至少一组NMOS管组中的与漏极与第一 NMOS管丽I漏极相连的NMOS管(B卩，丽SI?丽Sn)的导通或截止来改变NMOS管丽11?丽In中与第
一NMOS管MNl并联的NMOS管的个数。NMOS管MPll?MPln中并联到第一 NMOS管MNl的NMOS管的个数越多，等效连接在可编程运算放大器OPl的第二输入端的晶体管宽长比越大，NMOS管MNll?MNln中并联到第一 NMOS管MNl的NMOS管的个数越少，等效连接在可编程运算放大器OPl的第二输入端的晶体管宽长比越小。也就是说，NMOS管丽11?丽In中并联到第一 NMOS管丽I的NMOS管的个数越多，可编程运算放大器OPl的输出端的电压VO越高，等效于可编程运算放大器OPl的第二输入端的电压VN越高，NMOS管丽11?丽In中并联到第一 NMOS管丽I的NMOS管的个数越少，可编程运算放大器OPl的输出端的电压VO越低，等效于可编程运算放大器OPl的第二输入端的电压VN越低。
[0076]可以理解的是，可以将NMOS管丽SI?丽Sn省略，直接将调整信号Dtl?Dlri接到NMOS管MNl I?MNln的栅极，以控制NMOS管MNl I?MNln中并联于第一 NMOS管MNl的NMOS管的个数；或者将NMOS管丽SI?丽Sn省略，将NMOS管丽11?丽In中的NMOS并联一数字信号控制开关，调整信号Dtl?Dlri控制数字信号控制开关，以控制NMOS管丽11?丽In中并联于第一 NMOS管MNl的NMOS管的个数。
[0077]可选地，可编程运算放大器OPl的具体实现方式如图7所示。
[0078]可编程运算放大器OPl包括:
[0079]第一PMOS 管 MPl 和第二 PMOS 管 MP2 ；
[0080]电流镜，该电流镜包括第一 NMOS管MNl和第二 NMOS管MN2 ；
[0081]第一 PMOS管MPl与第一 NMOS管MNl串联，第一 PMOS管MPl的漏极与第一 NMOS管丽I的栅极相连，第二 PMOS管MP2与第二 NMOS管丽2串联；
[0082]至少一组与第二 NMOS管MN2并联的NMOS管组，该NMOS管组包括两个串联的NMOS管，NMOS管组的数量与失调校准电路210输出的调整信号Dtl?Dlri数相同，NMOS管组中漏极与第二 WOS管丽2漏极相连的NMOS管的栅极与失调校准电路210的调整信号Dtl?Dlri输出端相连，NMOS管组中源极与第二 NMOS管丽2源极相连的NMOS管的栅极与第二 NMOS管匪2的栅极相连；
[0083]第三NMOS管丽3，第三NMOS管丽3的栅极与第二 PMOS管MP2的漏极相连；
[0084]其中，第一 PMOS管MPl的栅极为可编程运算放大器OPl的第一输入端，第二 PMOS管MP2的栅极为可编程运算放大器OPl的第二输入端，第三NMOS管MN3的漏极为可编程运算放大器OPl的输出端。
[0085]调整信号Dtl?Dlri分别控制至少一组NMOS管组中的与漏极与第二 NMOS管丽2漏极相连的NMOS管(B卩，丽SI?丽Sn)的导通或截止来改变NMOS管丽21?丽2η中与第
二NMOS管丽2并联的NMOS管的个数。NMOS管丽21?丽2η中并联到第二 NMOS管丽2的NMOS管的个数越多，等效连接在可编程运算放大器OPl的第二输入端的晶体管宽长比越大，NMOS管丽21?丽2η中并联到第二 NMOS管丽2的NMOS管的个数越少，等效连接在可编程运算放大器OPl的第二输入端的晶体管宽长比越小。也就是说，NMOS管丽21?丽2η中并联到第二 NMOS管丽2的NMOS管的个数越多，可编程运算放大器OPl的输出端的电压VO越高，等效于可编程运算放大器OPl的第二输入端的电压VN越高，NMOS管丽21?丽2η中并联到第二 NMOS管丽2的NMOS管的个数越少，可编程运算放大器OPl的输出端的电压VO越低，等效于可编程运算放大器OPl的第二输入端的电压VN越低。
[0086]可以理解的是，可以将NMOS管丽SI?丽Sn省略，直接将调整信号Dtl?Dlri接到NMOS管ΜΝ21?ΜΝ2η的栅极，以控制NMOS管ΜΝ21?ΜΝ2η中并联于第二 NMOS管ΜΝ2的NMOS管的个数；或者将NMOS管MNSl?MNSn省略，将NMOS管ΜΝ21?ΜΝ2η中的NMOS并联一数字信号控制开关，调整信号Dtl?Dlri控制数字信号控制开关，以控制NMOS管丽21?丽2η中并联于第二 NMOS管ΜΝ2的NMOS管的个数。
[0087]可选地，可编程运算放大器OPl的具体实现方式如图8所示。
[0088]可编程运算放大器OPl包括:
[0089]第一PMOS 管 MPl 和第二 PMOS 管 ΜΡ2 ；
[0090]电流镜，该电流镜包括第一 NMOS管MNl和第二 NMOS管ΜΝ2 ；
[0091]第一 PMOS管MPl与第一 NMOS管MNl串联，第一 PMOS管MPl的漏极与第一 NMOS管丽I的栅极相连，第二 PMOS管ΜΡ2与第二 NMOS管丽2串联；
[0092]第三NMOS管丽3，第三NMOS管丽3的栅极与第二 PMOS管ΜΡ2的漏极相连；
[0093]至少一组与第三NMOS管丽3并联的NMOS管组，该NMOS管组包括两个串联的NMOS管，NMOS管组的数量与失调校准电路210输出的调整信号Dtl?Dlri数相同，NMOS管组中漏极与第三NMOS管丽3漏极相连的NMOS管的栅极与失调校准电路210的调整信号Dtl?Dlri输出端相连，NMOS管组中源极与第三NMOS管ΜΝ3源极相连的NMOS管的栅极与第三NMOS管丽3栅极相连；
[0094]其中，第一 PMOS管MPl的栅极为可编程运算放大器OPl的第一输入端，第二 PMOS管ΜΡ2的栅极为可编程运算放大器OPl的第二输入端，第三NMOS管ΜΝ3的漏极为可编程运算放大器OPl的输出端。
[0095]调整信号Dtl?Dlri分别控制至少一组NMOS管组中的与漏极与第三NMOS管丽3漏极相连的NMOS管(B卩，丽SI?丽Sn)的导通或截止来改变NMOS管丽31?丽3η中与第三NMOS管丽3并联的NMOS管的个数。NMOS管丽31?丽3η中并联到第三NMOS管丽3的NMOS管的个数越多，等效连接在可编程运算放大器OPl的第二输入端的晶体管宽长比越大，NMOS管ΜΝ31?ΜΝ3η中并联到第三NMOS管ΜΝ3的NMOS管的个数越少，等效连接在可编程运算放大器OPl的第二输入端的晶体管宽长比越小。也就是说，NMOS管丽31?丽3η中并联到第三NMOS管丽3的NMOS管的个数越多，可编程运算放大器OPl的输出端的电压VO越高，等效于可编程运算放大器OPl的第二输入端的电压VN越高，NMOS管丽31?丽3η中并联到第三NMOS管丽3的NMOS管的个数越少，可编程运算放大器OPl的输出端的电压VO越低，等效于可编程运算放大器OPl的第二输入端的电压VN越低。
[0096]可以理解的是，可以将NMOS管丽SI?丽Sn省略，直接将调整信号Dtl?Dlri接到NMOS管ΜΝ31?ΜΝ3η的栅极，以控制NMOS管ΜΝ31?ΜΝ3η中并联于第三NMOS管ΜΝ3的NMOS管的个数；或者将NMOS管MNSl?MNSn省略，将NMOS管ΜΝ31?ΜΝ3η中的NMOS并联一数字信号控制开关，调整信号Dtl?Dlri控制数字信号控制开关，以控制NMOS管丽31?丽3η中并联于第三NMOS管MN3的NMOS管的个数。
[0097]可选地，可编程运算放大器OPl的具体实现方式如图9所示。
[0098]可编程运算放大器OPl包括:
[0099]第一PMOS 管 MPl 和第二 PMOS 管 MP2 ；
[0100]电流镜，该电流镜包括第一 NMOS管MNl和第二 NMOS管MN2 ；
[0101]第一 PMOS管MPl与第一 NMOS管MNl串联，第一 PMOS管MPl的漏极与第一 NMOS管丽I的栅极相连，第二 PMOS管MP2与第二 NMOS管丽2串联；
[0102]第一 PMOS管MPl的源极与第二 PMOS管MP2的源极之间串联有电阻串，该电阻串中的每个电阻上并联一个PMOS管，电阻串中的电阻数量与失调校准电路210输出的调整信号数相同，并联在电阻串中的每个电阻上的PMOS管的栅极与失调校准电路210的调整信号输出端相连；
[0103]第三NMOS管丽3，第三NMOS管丽3的栅极与第二 PMOS管MP2的源极相连；
[0104]其中，第一 PMOS管MPl的栅极为可编程运算放大器OPl的第一输入端，第二 PMOS管MP2的栅极为可编程运算放大器OPl的第二输入端，第三NMOS管MN3的漏极为可编程运算放大器OPl的输出端。
[0105]调整信号Dtl?Dlri分别控制PMOS管MPSI?MPSn的导通或截止来改变与第二 PMOS管MP2串联的电阻串的电阻值。与第二 PMOS管MP2串联的电阻串的电阻值越小，可编程运算放大器OPl的输出端的电压VO越高，等效于可编程运算放大器OPl的第二输入端的电压VN越高，与第二 PMOS管MP2串联的电阻串的电阻值越大，可编程运算放大器OPl的输出端的电压VO越低，等效于可编程运算放大器OPl的第二输入端的电压VN越低。
[0106]可以理解的是，可以将电阻串省略，使PMOS管MPSI?MPSn直接与第二 PMOS管MP2串联，用PMOS管MPSl?MPSn内的导通电阻代替电阻串。
[0107]另外，本例中仅以电源与第一 PMOS管MPl的源极与电阻串的连接点相连为例进行说明，可以理解的是，电源也可以与第二 PMOS管MP2的源极与电阻串的连接点相连。
[0108]通过本实用新型实施例提供电压跟随电路，该电压跟随电路包括的失调校准电路对该电压跟随电路包括的可编程运算放大器的第一输入端的电压和第二输入端的电压进行比较，根据比较结果输出调整信号，该可编程运算放大器根据调整信号调整该可编程运算放大器的第二输入端的电压，以减小该可编程运算放大器的失配电压。本实用新型实施例提供的电压跟随电路可以随着可编程运算放大器第一输入端的电压和/或第二输入端的电压的变化，随时调整第二输入端的电压，以将该可编程运算放大器的失配电压控制在很小的范围之内。
[0109]例如，随着可编程运算放大器使用时间的增加，外界温度的变化或其他外界物理因素的影响，现有技术中的电压跟随电路中的可编程运算放大器的失配电压可能会越来越大，而本实用新型实施例提供的电压跟随电路能够始终将可编程运算放大器的失配电压控制在较小的范围之内。
[0110]以上所述的【具体实施方式】，对本实用新型的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本实用新型的【具体实施方式】而已，并不用于限定本实用新型的保护范围，凡在本实用新型的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。
【权利要求】
1.一种改进的电压跟随电路，其特征在于，所述电压跟随电路包括:失调校准电路和可编程运算放大器； 所述失调校准电路对所述可编程运算放大器的第一输入端的电压和第二输入端的电压进行比较，根据比较结果输出调整信号； 所述可编程运算放大器根据所述调整信号调整所述可编程运算放大器的第二输入端的电压，以减小所述可编程运算放大器的失配电压。
2.根据权利要求1所述的电压跟随电路，其特征在于，所述失调校准电路包括:第一比较电路，第二比较电路和信号输出逻辑电路； 所述第一比较电路用于判断所述可编程运算放大器的第一输入端的电压是否大于第二输入端的电压与预先设定的第一误差电压阈值的和； 所述第二比较电路用于判断所述可编程运算放大器的第一输入端的电压是否小于第二输入端的电压与预先设定的第二误差电压阈值的差； 当所述可编程运算放大器的第一输入端的电压大于第二输入端的电压与预先设定的第一误差电压阈值的和时，所述信号输出逻辑电路调整其输出的调整信号以将所述可编程运算放大器的第二输入端的电压增大； 当所述可编程运算放大器的第一输入端的电压小于第二输入端的电压与预先设定的第二误差电压阈值的差时，所述信号输出逻辑电路调整其输出的调整信号以将所述可编程运算放大器的第二输入端的电压减小； 当所述可编程运算放大器的第一输入端的电压不大于第二输入端的电压与预先设定的第一误差电压阈值的和，且所述可编程运算放大器的第一输入端的电压不小于第二输入端的电压与预先设定的第二误差电压阈值的差时，所述可编程运算放大器根据所述信号输出逻辑电路输出的调整信号保持所述`可编程运算放大器的第二输入端的电压不变。
3.根据权利要求2所述的电压跟随电路，其特征在于， 所述第一比较电路包括:第一开关，第二开关，第三开关，第一运算放大器，第一电容，第一反相器，第二反相器，第一 D触发器和第一电压源； 其中，所述第一开关的第一端与所述可编程运算放大器的第一输入端相连，所述第二开关的第一端与所述第一电压源的正极相连，所述第一电压源的负极与所述可编程运算放大器的第二输入端相连，所述第一开关的第二端和第二开关的第二端分别与所述第一运算放大器的第一输入端相连，所述第一运算放大器的第二输入端分别与第一电容的第一端和第三开关的第一端相连，所述第三开关的第二端与所述第一运算放大器的输出端相连，所述第一运算放大器的输出端还与所述第一反相器的输入端相连，所述第一反相器的输出端与所述第二反相器的输入端相连，所述第二反相器的输出端与所述第一 D触发器的输入端相连，所述第一 D触发器的第一输出端与所述信号输出逻辑电路的第一输入端相连； 所述第二比较电路包括:第四开关，第五开关，第六开关，第二运算放大器，第二电容，第三反相器，第四反相器，第二 D触发器和第二电压源； 其中，所述第四开关的第一端与所述第二电压源的正极相连，所述第二电压源的负极与所述可编程运算放大器的第一输入端相连，所述第五开关的第一端与所述可编程运算放大器的第二输入端相连，所述第四开关的第二端和第五开关的第二端分别与所述第二运算放大器的第一输入端相连，所述第二运算放大器的第二输入端分别与第二电容的第一端和第六开关的第一端相连，所述第六开关的第二端与所述第二运算放大器的输出端相连，所述第二运算放大器的输出端还与所述第三反相器的输入端相连，所述第三反相器的输出端与所述第四反相器的输入端相连，所述第四反相器的输出端与所述第二 D触发器的输入端相连，所述第二 D触发器的第一输出端与所述信号输出逻辑电路的第二输入端相连； 其中，所述第二开关，第三开关，第五开关和第六开关由第一时钟输出的信号进行控制，所述第一开关和第四开关由所述第一时钟输出的信号经过第五反相器后输出的信号进行控制，所述第一 D触发器和第二 D触发器由第二时钟输出的信号进行控制。
4.根据权利要求1-3中任一所述的电压跟随电路，其特征在于，所述可编程运算放大器包括: 第一 PMOS管和第二 PMOS管； 电流镜，所述电流镜包括第一 NMOS管和第二 NMOS管； 所述第一 PMOS管与第一 NMOS管串联，所述第一 PMOS管的漏极与第一 NMOS管的栅极相连，所述第二 PMOS管与第二 NMOS管串联； 至少一组与所述第二 PMOS管并联的PMOS管组，所述PMOS管组的数量与所述失调校准电路输出的调整信号数相同，所述PMOS管组中漏极与第二 PMOS管漏极相连的PMOS管的栅极与所述失调校准电路的调整信号输出端相连； 第三NMOS管，所述第三NMOS管的栅极与所述第二 PMOS管的漏极相连； 其中，所述第一 PMOS管的 栅极为所述可编程运算放大器的第一输入端，所述第二 PMOS管的栅极为所述可编程运算放大器的第二输入端，所述第三NMOS管的漏极为所述可编程运算放大器的输出端。
5.根据权利要求4所述的电压跟随电路，其特征在于，所述PMOS管组包括两个串联的PMOS管，所述PMOS管组中漏极与第二 PMOS管漏极相连的PMOS管的栅极与所述第二 PMOS管的栅极相连。
6.根据权利要求1-3中任一所述的电压跟随电路，其特征在于，所述可编程运算放大器包括: 第一 PMOS管和第二 PMOS管； 电流镜，所述电流镜包括第一 NMOS管和第二 NMOS管； 所述第一 PMOS管与第一 NMOS管串联，所述第一 PMOS管的漏极与第一 NMOS管的栅极相连，所述第二 PMOS管与第二 NMOS管串联； 至少一组与所述第一 PMOS管并联的PMOS管组，所述PMOS管组的数量与所述失调校准电路输出的调整信号数相同，所述PMOS管组中源极与第一 PMOS管源极相连的PMOS管的栅极与所述失调校准电路的调整信号输出端相连； 第三NMOS管，所述第三NMOS管的栅极与所述第二 PMOS管的漏极相连； 其中，所述第一 PMOS管的栅极为所述可编程运算放大器的第一输入端，所述第二 PMOS管的栅极为所述可编程运算放大器的第二输入端，所述第三NMOS管的漏极为所述可编程运算放大器的输出端，所述PMOS管组包括两个串联的PMOS管，所述PMOS管组中漏极与第一PMOS管源极相连的PMOS管的栅极与所述第一 PMOS的管栅极相连。
7.根据权利要求1-3中任一所述的电压跟随电路，其特征在于，所述可编程运算放大器包括:第一 PMOS管和第二 PMOS管； 电流镜，所述电流镜包括第一 NMOS管和第二 NMOS管； 所述第一 PMOS管与第一 NMOS管串联，所述第一 PMOS管的漏极与第一 NMOS管的栅极相连，所述第二 PMOS管与第二 NMOS管串联； 至少一组与所述第一 NMOS管并联的NMOS管组，所述NMOS管组的数量与所述失调校准电路输出的调整信号数相同，所述NMOS管组中漏极与第一 NMOS管漏极相连的NMOS管的栅极与所述失调校准电路的调整信号输出端相连； 第三NMOS管，所述第三NMOS管的栅极与所述第二 PMOS管的漏极相连； 其中，所述第一 PMOS管的栅极为所述可编程运算放大器的第一输入端，所述第二 PMOS管的栅极为所述可编程运算放大器的第二输入端，所述第三NMOS管的漏极为所述可编程运算放大器的输出端，所述NMOS管组包括两个串联的NMOS管，所述NMOS管组中源极与第一NMOS管源极相连的NMOS管的栅极与所述第一 NMOS管的栅极相连。
8.根据权利要求1-3中任一所述的电压跟随电路，其特征在于，所述可编程运算放大器包括: 第一 PMOS管和第二 PMOS管； 电流镜，所述电流镜包括第一 NMOS管和第二 NMOS管； 所述第一 PMOS管与第一 NMOS管串联，所述第一 PMOS管的漏极与第一 NMOS管的栅极相连，所述第二 PMOS管与第二 NMOS管串联； 至少一组与所述第二 NMOS管并联的NMOS管组，所述NMOS管组的数量与所述失调校准电路输出的信号数相同，所述NMOS管组中漏极与第二 NMOS管漏极相连的NMOS管的栅极与所述失调校准电路的信号输出端相连； 第三NMOS管，所述第三NMOS管的栅极与所述第二 PMOS管的漏极相连； 其中，所述第一 PMOS管的栅极为所述可编程运算放大器的第一输入端，所述第二 PMOS管的栅极为所述可编程运算放大器的第二输入端，所述第三NMOS管的漏极为所述可编程运算放大器的输出端，所述NMOS管组包括两个串联的NMOS管，所述NMOS管组中源极与第二NMOS管源极相连的NMOS管的栅极与所述第二 NMOS管栅极相连。
9.根据权利要求1-3中任一所述的电压跟随电路，其特征在于，所述可编程运算放大器包括: 第一 PMOS管和第二 PMOS管； 电流镜，所述电流镜包括第一 NMOS管和第二 NMOS管； 所述第一 PMOS管与第一 NMOS管串联，所述第一 PMOS管的漏极与第一 NMOS管的栅极相连，所述第二 PMOS管与第二 NMOS管串联； 第三NMOS管，所述第三NMOS管的栅极与所述第二 PMOS管的漏极相连； 至少一组与所述第三NMOS管并联的NMOS管组，所述NMOS管组的数量与所述失调校准电路输出的调整信号数相同，所述NMOS管组中漏极与第三NMOS管漏极相连的NMOS管的栅极与所述失调校准电路的调整信号输出端相连； 其中，所述第一 PMOS管的栅极为所述可编程运算放大器的第一输入端，所述第二 PMOS管的栅极为所述可编程运算放大器的第二输入端，所述第三NMOS管的漏极为所述可编程运算放大器的输出端，所述NMOS管组包括两个串联的NMOS管，所述NMOS管组中源极与第三NMOS管源极相连的NMOS管的栅极与所述第三NMOS管栅极相连。
10.根据权利要求1-3中任一所述的电压跟随电路，其特征在于，所述可编程运算放大器包括: 第一 PMOS管和第二 PMOS管； 电流镜，所述电流镜包括第一 NMOS管和第二 NMOS管； 所述第一 PMOS管与第一 NMOS管串联，所述第一 PMOS管的漏极与第一 NMOS管的栅极相连，所述第二 PMOS管与第二 NMOS管串联； 所述第一 PMOS管的源极与所述第二 PMOS管的源极之间串联有电阻串，所述电阻串中的每个电阻上并联一个PMOS管，所述电阻串中的电阻数量与所述失调校准电路输出的调整信号数相同，并联在所述电阻串中的每个电阻上的PMOS管的栅极与所述失调校准电路的调整信号输出端相连； 第三NMOS管，所述第三NMOS管的栅极与所述第二 PMOS管的漏极相连； 其中，所述第一 PMOS管的栅极为所述可编程运算放大器的第一输入端，所述第二 PMOS管的栅极为所述可编程运算放大器的第二输入端，所述第三NMOS管的漏极为所述可编程运算放大器的输出端。
【文档编号】G05F1/56GK203588106SQ201320739320
【公开日】2014年5月7日 申请日期:2013年11月21日 优先权日:2013年11月21日
【发明者】王钊 申请人:无锡中星微电子有限公司